一种浅沟槽隔离结构及其制作方法技术

本发明专利技术公开了一种浅沟槽隔离结构及其制作方法。该制作方法，包括：a）提供半导体衬底，在所述半导体衬底中形成沟槽；b）进行湿法刻蚀，以扩大所述沟槽的尺寸；c）在扩大的沟槽的底部和侧壁上形成掺杂的硅外延层；以及d）在所述扩大的沟槽内填满STI氧化物，以形成浅沟槽隔离结构。本发明专利技术通过在沟槽内形成掺杂的硅外延层，可以抑制半导体衬底中的硼向STI氧化物中扩散，进而避免硼耗尽而导致的电阻增大、阈值电压和工作电流漂移等现象。

【技术实现步骤摘要】
一种浅沟槽隔离结构及其制作方法
本专利技术涉及半导体制造工艺，尤其涉及一种浅沟槽隔离(STI)结构及其制作方法。
技术介绍
浅沟槽隔离结构是半导体工艺中最常用的隔离结构之一。图1A-1D示出了采用传统工艺制作浅沟槽隔离结构过程中各步骤所获得的器件的剖视图。首先，如图1A所示，提供半导体衬底100，在半导体衬底100上依次形成氧化物层101和掩膜层102。在掩膜层102上形成具有图案的光刻胶层103，光刻胶层103中包含的图案用于形成浅沟槽隔离结构。如图1B所示，以光刻胶层103为掩膜依次对掩膜层102、氧化物层101和半导体衬底100进行刻蚀，以在半导体衬底100中形成沟槽104。如图1C所示，在沟槽104表面形成较薄的衬垫氧化物层105。如图1D所示，在沟槽104中填满STI氧化物106，以形成浅沟槽隔离结构。在后续工艺中，还需要在半导体衬底100中掺杂B等杂质以形成阱等。B在后面的热退火等工艺中很容易向STI氧化物层中扩散，导致在半导体衬底100与STI氧化物106的界面处出现杂质耗尽现象。当施加电压时，则会出现电阻升高，阈值电压和工作电流漂移等的现象。因此，目前急需一种浅沟槽隔离结构及其制作方法，以解决现有技术中存在的上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本专利技术提出了一种浅沟槽隔离结构的制作方法，包括：a)提供半导体衬底，在所述半导体衬底中形成沟槽；b)进行湿法刻蚀，以扩大所述沟槽的尺寸；c)在扩大的沟槽的底部和侧壁上形成掺杂的硅外延层，其中，所述掺杂的硅外延层的表面轮廓为U型；以及d)在所述扩大的沟槽内填满STI氧化物，以形成浅沟槽隔离结构。优选地，所述掺杂的硅外延层中的掺杂物包括锗、碳、锡、铅和氮中的至少一种。优选地，所述掺杂物的剂量为1×1015-5×1015/cm2。优选地，所述掺杂的硅外延层中还掺杂有硼。优选地，所述c)步骤之后还包括退火工艺。优选地，所述退火工艺的退火时间为30-160分钟，退火温度为900-1200摄氏度。优选地，所述掺杂的硅外延层的厚度为4-40纳米。优选地，所述c)步骤之后还包括在所述掺杂的硅外延层上形成衬垫氧化物层的步骤。优选地，所述扩大的沟槽的截面形状为六边形。优选地，所述湿法刻蚀的时间为1分钟～30分钟。优选地，所述湿法刻蚀所使用的刻蚀剂为氢氟酸或四甲基氢氧化氨，所述刻蚀剂的浓度为1～5％。优选地，所述半导体衬底为硅衬底。本专利技术还提供一种浅沟槽隔离结构，所述浅沟槽隔离结构是采用如上所述的任一种方法制成的。本专利技术通过在沟槽内形成掺杂的硅外延层，可以抑制半导体衬底中的硼向STI氧化物中扩散，进而避免硼耗尽而导致的电阻增大、阈值电压和工作电流漂移等现象。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图1A-1D示出了采用传统工艺制作浅沟槽隔离结构过程中各步骤所获得的器件的剖视图；图2为根据本专利技术一个实施方式制作浅沟槽隔离结构的工艺流程图；图3A-3F为根据本专利技术一个实施方式制作浅沟槽隔离结构过程中各步骤所获得的器件的剖视图；以及图4A-4F为根据本专利技术另一个实施方式制作浅沟槽隔离结构过程中各步骤所获得的器件的剖视图。具体实施方式接下来，将结合附图更加完整地描述本专利技术，附图中示出了本专利技术的实施例。但是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。图2示出了根据本专利技术一个实施方式制作半导体器件工艺流程图，图3A-3F示出了根据本专利技术一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。下面将结合图2和图3A-3F来详细说明本专利技术的制作方法。执行步骤201，提供半导体衬底，在该半导体衬底中形成沟槽。如图3A所示，提供半导体衬底300。半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)以及绝缘体上锗化硅(SiGeOI)绝缘体上锗(GeOI)等。优选地，半导体衬底300可以为硅衬底。虽然在此描述了可以形成半导体衬底100的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本专利技术的精神和范围。此外，半导体衬底300可以被划分有源区，和/或半导体衬底300中还可以形成有掺杂阱(未示出)等等。在半导体衬底300中形成用于填充STI氧化物的沟槽的方法有多种，本文仅提供一种优选方式。继续参照图3A，在半导体衬底300上形成氧化物层301。氧化物层301可以使利用热氧化生长法形成的，氧化物层301可以为厚度为20埃到50埃的氧化硅层。该层结构致密，因此可以在后续刻蚀工艺中作为保护层使用。在氧化物层301在形成掩膜层302，掩膜层302的材料可以氮化物或者是其它具有叠层结构的复合层。掩膜层302的厚度可以为800埃至2500埃。在掩膜层302上可以形成具有图案的光刻胶层303，该具有图案的光刻胶层303可以是通过旋涂工艺形成的光刻胶，然后经曝光、显影、清洗等工艺形成的。光刻胶层303所具有的图案用来形成用于形成浅沟槽隔离结构的沟道。此外，为了增强光刻胶层的光吸收率，可以再旋涂光刻胶之前形成底部抗反射层等。如图3B所示，依次对掩膜层302、氧化物层301和半导体衬底300进行刻蚀，以半导体衬底300中形成沟槽304。各刻蚀步骤所选择的刻蚀气体可以根据被刻蚀的材料层进行选择。由于上述刻蚀工艺已经被本领域所熟知，因此本文不再详述。由于目前工艺的限制，通过上述方法形成沟槽304的截面形状为大体梯形。执行步骤202，进行湿法刻蚀，以扩大沟槽的尺寸。当半导体衬底300的材料为硅时，湿法刻蚀所选择的刻蚀剂可以为氢氟酸(HF)或四甲基氢氧化氨(TMAH)等的刻蚀剂。由于湿法刻蚀为各向同性刻蚀，因此，沟槽304的截面尺寸在水平方向和竖直方向上均有所扩大。在本专利技术的一个实施方式中，如图3C所示，仅仅去除较薄的半导体衬底300，所采用的方法是降低刻蚀速率或者减小刻蚀时间，以便使该湿法刻蚀步骤具有较大的工艺可供性。具体地，为了降低刻蚀速率，可以选择浓度较低的刻蚀剂来进行刻蚀；为了减小刻蚀时间，可以进行短时间的刻蚀。执行步骤203，在扩大的沟槽的底部和侧壁上形成掺杂的硅外延层。如图3D所示，在扩大的沟槽304的底部和侧壁上形成掺杂的硅外延层305。优选地，掺杂的硅外延层本文档来自技高网...

【技术保护点】
一种浅沟槽隔离结构的制作方法，包括：a）提供半导体衬底，在所述半导体衬底中形成沟槽；b）进行湿法刻蚀，以扩大所述沟槽的尺寸；c）在扩大的沟槽的底部和侧壁上形成掺杂的硅外延层；以及d）在所述扩大的沟槽内填满STI氧化物，以形成浅沟槽隔离结构。

【技术特征摘要】
1.一种浅沟槽隔离结构的制作方法，包括：a)提供半导体衬底，在所述半导体衬底中形成沟槽；b)进行湿法刻蚀，以扩大所述沟槽的尺寸；c)在扩大的沟槽的底部和侧壁上形成掺杂的硅外延层，其中，所述掺杂的硅外延层的表面轮廓为U型，之后进行退火工艺，以使掺杂的硅外延层的表面平滑，降低漏电流；以及d)在所述扩大的沟槽内填满STI氧化物，以形成浅沟槽隔离结构。2.如权利要求1所述的方法，其特征在于，所述掺杂的硅外延层中的掺杂物包括锗、碳、锡、铅和氮中的至少一种。3.如权利要求2所述的方法，其特征在于，所述掺杂物的剂量为1×1015-5×1015/cm2。4.如权利要求2所述的方法，其特征在于，所述掺杂的硅外延层中还掺杂有硼。5.如权利要求1所述的方法，其特征在于，所述退火工艺的退火时间为...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31