最优化环形穿透基板通路制造技术

本公开提供热机械可靠铜穿透基板通路（TSV）以及在BEOL工艺过程中形成此TSV的技术。TSV构成一环型沟槽，其延伸通过半导体基板。基板定义沟槽的内及外侧壁，其中侧壁由在5至10微米的范围内的一距离所分隔。包含铜或铜合金的传导路径于沟槽内从第一介电层的上表面延伸通过基板。基板厚度可为60微米或更少。具有传导地连接至传导路径的互连金属化的介电层直接地形成于环型沟槽之上。

Optimized annular penetrating substrate pathway

The present disclosure provides thermal mechanical reliable copper substrate access pathways (TSV) and techniques for forming this TSV in the BEOL process. The TSV forms a ring groove extending through the semiconductor substrate. The substrate defines the inner and outer walls of the trench, wherein the sidewalls are separated by a distance within a range of 5 to 10 microns. A conductive path containing copper or copper alloy extends from the upper surface of the first dielectric layer through the substrate in the trench. The substrate thickness may be 60 microns or less. An interconnected metallized dielectric layer having a conductive connection to the conduction path is formed directly on the annular groove.

【技术实现步骤摘要】
【国外来华专利技术】最优化环形穿透基板通路
本专利技术总地涉及集成电路中的穿透基板通路(TSV，throughsubstratevia)，更具体地，涉及在具有至少两个垂直堆叠基板的三维集成电路中的TSV。
技术介绍
为了持续改善集成电路的效能及功能，企业最近已发展出使半导体器件芯片垂直集成的技术，一般称作三维(3D)堆叠技术。堆叠基板可为完整或部分的晶片，其每一者一般具有多个芯片。3D堆叠在连结后可被切块以分隔多个单元，每一单元具有垂直连结在一起的两个以上的芯片。一般来说，半导体芯片包括建立于半导体基板上的数层集成电路(如处理器、可编程器件、存储器件等)。连结堆叠的顶层可利用穿透基板的互连或通路(TSV)而连接至堆叠的底层。TSV的形成被认为是特别的挑战(请参考Dukovic等人的3D集成的穿透硅通路技术(Through-Silicon-ViaTechnologyfor3DIntegration))。此外，延伸通过半导体基板的通路一般必须具有高纵横比。形成这样一深度特征而无损害剩余基板、且接着形成一传导路径于深度特征内(其与基板电性绝缘)是极度困难的。已有建议蚀刻孔洞于基板中，接着将基板暴露在非常高温中，由此形成氧化层于整体暴露表面上，其为可靠的绝缘层。这些温度与CMOSBEOL(后端工艺)工艺不相容，因此如此形成的氧化层必须在形成任何半导体器件(FEOL)或互连布线(BEOL)之前以“先通路(viafirst)”方式完成(参考Andry等人的US2010/0032764)。铜对TSV来说为优选，因为其具有高导电率。然而，“先通路”方式对铜通路来说是有问题的，因为半导体器件非常容易受到铜迁移到基板中所造成的损害的影响。铜更相容于后端或“中间通路(viamiddle)”工艺，但TSV的铜与周围材料之间的热膨胀失配可产生过度热应力并造成破裂。Edelstein等人的US7,276,787(“'787”)建议通过利用环型TSV解决此问题。特别地，'787教示蚀刻大孔洞、形成一系列的层于侧壁上而无需填充孔洞(例如电性绝缘体、各种阻障层、传导层、及隔离层)。最后，孔洞的核心可由选择为具有类似基板的热特征的材料所填充，使得整体结构具有一等效CTE，其系紧密匹配基板的CTE及弹性模量。然而，即使是环型铜TSV在CMOSBEOL工艺过程中遭遇到热循环时也容易挤压(例如请参考Cho的“TSV集成的技术挑战(TechnicalChallengesinTSVIntegration)”)。由TSV的挤压可压迫上覆金属化层、减弱或短路任何内嵌互连布线。Cho提供SEM照片，其显示由暴露至用于互连金属化的形成(BEOL)的工艺温度而造成的铜TSV的挤压。由此类挤压所造成的损害绘示于图1A及1B。图1A显示固态TSV110的铜核心突出至钝化层102的CMP表面104之上，其抬起上覆层120且压迫嵌入于其中的互连布线122。图1B描述通过内部核心的裂痕105及开始于环型铜TSV130的下方内部角落的裂痕106。Cho建议通过最后形成通路而最小化铜挤压。虽然“最后通路(vialast)”工艺一般开始于足够低的温度以避免铜挤压，但“最后通路”消耗通过所有BEOL层的整体TSV覆盖区（footprint），使其效率远低于对工艺集成及芯片设计的目的。确定形成可在BEOL工艺过程中形成的可靠铜TSV的技术是非常有利的。
技术实现思路
在本专利技术的一方面中，提供TSV结构，其中TSV可在BEOL工艺过程中形成且可容许暴露至进一步的BEOL工艺。在本专利技术一实施例中，提供了包括TSV的集成电路结构。该结构包括具有至少一半导体器件形成于其顶表面中的基板，以及设置于此顶表面上的第一介电层。TSV构成环型沟槽，其延伸通过基板及第一介电层，其中基板定义了沟槽的内及外侧壁，内侧壁和外侧壁由在5至10微米的范围内的一距离所分隔。包含铜或铜合金的传导路径于沟槽内从第一介电层的上表面延伸通过基板，其可具有90微米或更少的厚度。具有传导地连接至传导路径的互连金属化的第二介电层直接地形成于第一介电层上且上覆于环型沟槽。沟槽的内部直径可在4至9微米的范围内。侧壁分隔可在5.5至9微米的范围内，且沟槽的内部直径可在5至8微米的范围内。侧壁可具有轻微的倾斜，其可在相对于顶表面的85至90度内，优选范围在87至90度之间。传导路径可具有在2微米以上的平均晶粒尺寸。具有厚度在0.4至1.5微米范围中的介电衬垫可分隔传导路径与基板。在本专利技术实施例中，提供一种集成电路(IC)，其包括具有至少一半导体器件形成于其顶表面中的半导体基板以及在顶表面之上的第一介电层。IC还包括环型沟槽，其从第一介电层的上表面延伸至基板的底表面，此环型沟槽具有定义基板核心的内侧壁，基板核心在顶表面具有在5至8微米之间的直径，其中内侧壁相对于顶表面在85至90度之间倾斜。IC包括环型沟槽内的传导路径，该路径通过介电衬垫而与半导体基板隔离。IC包括第二介电层，其含有传导地连接至至少一半导体器件的互连金属化且上覆于环型沟槽。在实施例中，传导路径包括铜或铜合金，且半导体基板包含单晶硅。介电衬垫靠近沟槽底部的厚度为靠近顶表面的厚度的至少50%。介电衬垫可由SACVD及PECVD的组合所形成，且可具有5或更小的介电质常数或k值。根据本专利技术另一实施例，提供一种形成坚固TSV结构的方法。该方法包括形成环型沟槽于基板中，其中基板包括形成于其顶表面中的至少一半导体器件，且沟槽具有以少于10微米分隔且延伸至90微米或更小的深度的内侧壁及外侧壁。该方法包括以共形介电衬垫为内及外侧壁加衬；以包括铜或铜合金的传导材料填充沟槽；以及在350℃以上退火填充的沟槽至少20分钟。退火可开始于350℃及430℃之间的温度，且可延长至1小时或更久。该方法的实施例可包括形成环型沟槽通过设置于顶表面之上的至少一BEOL层，以及形成第二BEOL层于该至少一BEOL层上以及该环型沟槽之上。该方法可还包括基板的后侧薄化以暴露填充的沟槽的传导材料。附图说明有关组织及操作方法两者的示范性实施例可通过参照结合附图的详细描述而有最佳理解。图1A及1B描述由暴露至CMOS工艺的传统TSV所造成的损害。图2A为根据本专利技术的环型TSV的垂直剖面图。图2B及2D为根据本专利技术的TSV的详细视图。图2C为图2A的TSV在AA的截面。具体实施方式本专利技术提供一种热机械可靠的铜TSV及在BEOL工艺过程中形成此TSV的技术，现在将结合附图对其详细描述。需注意，类似的附图标记在不同的实施例中指代类似的元件。附图并不必然依比例绘示。将理解到，当一元件(如一层、区域或基板)被称作是在另一元件“上(on)”或“之上(over)”，其可直接地在另一元件上或是也可存在中介元件。相反地，当一元件被称作“直接在另一元件上”或“直接在另一元件之上”，则不存在中介元件。亦将理解到，当一元件被称作“连接”或“耦合”至另一元件，其可直接地连接或耦合至其他元件，或可存在中介元件。相反地，当一元件被称作“直接地连接”或“直接地耦合”至另一元件，则不存在中介元件。如所指出的，本专利技术确定一TSV结构以及可靠地形成此结构的方法，此结构可承受CMOSBEOL热循环，而不会使周围材料破裂，由此提供一可靠的3D集成电路。现在参考图2A，本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：基板，具有形成于该基板的顶表面中的至少一半导体器件，且第一介电层设置于该顶表面之上；环型沟槽，通过该第一介电层且延伸通过该基板，其中该基板构成该沟槽的内侧壁及外侧壁，该内侧壁及该外侧壁由在5至10微米的范围内的一距离所分隔；该沟槽内的传导路径，从该第一介电层的上表面延伸通过该基板，该路径包括铜或铜合金；以及第二介电层，包含互连金属化，该互连金属化传导地连接至该传导路径，该第二介电层直接地形成于该第一介电层上且上覆于该环型沟槽。

【技术特征摘要】
【国外来华专利技术】2011.06.23 US 13/167,1071.一种集成电路结构，包括：基板，具有形成于该基板的顶表面中的至少一半导体器件，且第一介电层设置于该顶表面之上；环型沟槽，通过该第一介电层且延伸通过该基板，其中该基板构成该沟槽的内侧壁及外侧壁，该内侧壁及该外侧壁由在5至10微米的范围内的一距离所分隔；该环型沟槽内的传导路径，从该第一介电层的上表面延伸通过该基板，该传导路径包括铜或铜合金；以及第二介电层，包含互连金属化，该互连金属化传导地连接至该传导路径，该第二介电层直接地形成于该第一介电层上且上覆于该环型沟槽；其中，该集成电路结构还包括设置在传导路径与环型沟槽之间的层(232)，该层从该环型沟槽至该传导路径依次包括具有高共形性的绝缘衬垫(233)、介电盖(234)、以及一个或多个阻障层或粘着层(235)。2.如权利要求1所述的结构，其中该内侧壁及该外侧壁由在5.5至9微米的范围内的一距离所分隔，且该环型沟槽的内部直径在5至8微米的范围内。3.如权利要求1所述的结构，其中该内侧壁及该外侧壁相对于该顶表面以85至90度内的一角度倾斜。4.如权利要求1所述的结构，其中该传导路径具有大于2微米的平均晶粒尺寸。5.一种集成电路，包括：半导体基板，具有形成于该半导体基板的顶表面中的至少一半导体器件；环型沟槽，从该顶表面延伸至该半导体基板的底表面，该环型沟槽具有定义该半导体基板的核心的内侧壁，该核心在该顶表面具有在5至8微米之间的直径，该内侧...

【专利技术属性】
技术研发人员：PS安德里，MG法鲁克，R汉农，SS依耶，ER金瑟，CK桑，RP沃兰特，
申请(专利权)人：国际商业机器公司，
类型：
国别省市：