半导体器件制造方法技术

本发明专利技术公开了一种半导体器件制造方法，包括：在衬底上形成接触牺牲图形，覆盖源区与漏区并且暴露栅极区域；在衬底上形成层间介质层，覆盖接触牺牲图形并且暴露栅极区域；在暴露的栅极区域中形成栅极堆叠结构；去除接触牺牲图形，留下了源漏接触沟槽；在源漏接触沟槽中形成源漏接触。依照本发明专利技术的半导体器件制造方法，通过接触牺牲层工艺有效降低了栅极侧墙与接触区域之间的间距，并且增大了接触区域面积，从而有效减小了器件寄生电阻。

Method for manufacturing semiconductor device

The invention discloses a method for manufacturing a semiconductor device, comprising: forming a sacrificial contact pattern on the substrate, covering the source region and the drain region and exposing the gate region; forming an interlayer dielectric layer on a substrate, covering the sacrificial gate region and exposed contact pattern; forming a gate stack structure in the gate region exposed in contact; removal of sacrifice graphics, leaving a source drain contact in the trench; forming a source drain source drain contact contact trench. According to the invention discloses a semiconductor device manufacturing method, through contact with the sacrificial layer technology can effectively reduce the distance between the wall and the side of the gate contact area, and increase the contact area, thereby effectively reducing parasitic resistance.

【技术实现步骤摘要】
半导体器件制造方法
本专利技术涉及半导体集成电路制造领域，更具体地，涉及一种具有增大接触区域的MOSFET的制造方法。
技术介绍
随着MOSFET的特征尺寸持续缩减，寄生电阻在器件的总电阻中占据的比重越来越大，严重制约了小尺寸器件性能的提升。现有的降低寄生电阻的结构/方法包括形成提升源漏、在源漏区中/上形成金属硅化物、提高接触面积等等。然而，无论采用何种结构/方法，源/漏区的接触区域(或接触孔，CA)与栅极侧墙之间仍然有较大的间距，电子/空穴的载流子从源区穿越沟道区达到漏区的距离仍然较大，因此寄生电阻依然无法有效的减小，器件性能提升程度有限。
技术实现思路
有鉴于此，本专利技术的目的在于采用新的制造方法以接触牺牲层工艺代替传统的替代栅工艺，大幅减小接触区域与栅极之间的间距，从而有效地减小器件寄生电阻。实现本专利技术的上述目的，是通过提供一种半导体器件制造方法，包括：在衬底上形成接触牺牲图形，覆盖源区与漏区并且暴露栅极区域；在衬底上形成层间介质层，覆盖接触牺牲图形并且暴露栅极区域；在暴露的栅极区域中形成栅极堆叠结构；去除接触牺牲图形，留下了源漏接触沟槽；在源漏接触沟槽中形成源漏接触。其中，衬底中还包括浅沟槽隔离，接触牺牲图形暴露了部分浅沟槽隔离。其中，层间介质层覆盖了部分浅沟槽隔离。其中，形成接触牺牲图形之后、形成层间介质层之前，还包括在接触牺牲图形侧面上形成源漏接触侧墙。其中，源漏接触侧墙为氮化硅、氮氧化硅。其中，形成接触牺牲图形之后，还包括执行离子注入，在衬底中形成轻掺杂的源漏延伸区和晕状源漏掺杂区。其中，形成栅极堆叠结构包括在暴露的栅极区域中沉积高k材料的栅极绝缘层、金属氮化物的功函数调节层以及金属的电阻调节层。其中，形成栅极堆叠结构之后还包括平坦化电阻调节层、功函数调节层、层间介质层直至暴露接触牺牲图形。其中，形成源漏接触的步骤进一步包括：执行源漏离子注入，在源漏接触沟槽中暴露的衬底中形成源漏重掺杂区；在源漏重掺杂区中形成金属硅化物；在源漏接触沟槽中金属硅化物上依次沉积衬垫层和填充层；平坦化填充层和衬垫层直至暴露栅极堆叠结构。其中，平坦化填充层和衬垫层之后，进一步包括：沉积第二层间介质层；刻蚀第二层间介质层形成源漏接触孔，在源漏接触孔中填充形成第二源漏接触；沉积第三层间介质层；刻蚀第三层间介质层形成互连孔，在互连孔中填充形成互连线。其中，形成金属硅化物的步骤进一步包括：在源漏接触沟槽中沉积金属层，退火使得金属层与衬底中硅反应形成金属硅化物，剥除未反应的金属层。其中，接触牺牲图形为多晶硅、非晶硅、非晶碳及其组合。其中，接触牺牲图形与衬底之间还包括垫氧化层。依照本专利技术的半导体器件制造方法，通过接触牺牲层工艺有效降低了栅极侧墙与接触区域之间的间距，并且增大了接触区域面积，从而有效减小了器件寄生电阻。附图说明以下参照附图来详细说明本专利技术的技术方案，其中：图1至图12为根据本专利技术的半导体器件制造方法各个步骤的剖视图；以及图13为根据本专利技术的半导体器件制造方法的流程图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。参照图13以及图1～图3，在衬底上形成接触牺牲图形，覆盖源区与漏区并且暴露栅极区域。如图1所示，在衬底1上沉积接触牺牲层3。提供衬底1，其材质可以是(体)Si(例如单晶Si晶片)、SOl、单晶Ge、GeOl(绝缘体上Ge)，也可以是其他化合物半导体，例如GaAs、SiGe、GeSn、lnP、lnSb、GaN等等。优选地，衬底1选用体Si或SOl，以便与CMOS工艺兼容。优选地，在衬底1中刻蚀形成浅沟槽并且沉积填充氧化硅等绝缘材料形成浅沟槽隔离(STI)2。采用LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等常规方法，在衬底1上沉积接触牺牲层3。接触牺牲层3用于限定稍后要形成源漏接触的区域，与后栅工艺中假栅极所起的作用类似，因此也可以称作假源漏接触区。接触牺牲层3的材质例如是多晶硅、非晶硅、非晶碳等，其厚度例如要大于稍后需要形成的栅极的高度，例如是50～500nm。优选地，在接触牺牲层3与衬底1之间还包括较薄的垫氧化层4，其材质例如是氧化硅，厚度例如是1～10nm。如图2所示，刻蚀接触牺牲层3，暴露了栅极区域以及部分STl区域。光刻形成掩模图形之后(未示出)，采用各向异性的刻蚀，例如等离子刻蚀、反应离子刻蚀等干法刻蚀或者TMAH等湿法刻蚀，刻蚀接触牺牲层3以及垫氧化层4直至暴露衬底，形成了接触牺牲图形3A。其中，接触牺牲图形3A覆盖了未来要形成的器件的源漏区，而通过开口3B暴露了栅极区域以及通过开口3C暴露了部分STl2的区域。开口3B用于稍后沉积栅极堆叠结构因此也称作栅极开口(栅极开口宽度要等于稍后要形成的栅极堆叠结构的宽度与源漏接触侧墙的宽度之和)，开口3C用于器件之间的隔离因此也称作隔离开口。优选地，如图3所示，执行源漏掺杂注入。以接触牺牲图形3A为掩模，采用低剂量、低能量的倾斜源漏离子注入，利用阴影效应(ShadowEffect)控制了掺杂剂注入位置而形成了轻掺杂的源漏延伸区1A、以及源漏延伸区1A下方衬底中的晕状(Halo)源漏掺杂区1B。随后快速退火(例如激光快速退火)以激活掺杂剂。掺杂离子的种类、剂量、浓度依照器件电学性能需要而设定。可选地，在接触牺牲图形3A、垫氧化层4两侧形成含有扩散源的侧墙(未示出)，通过离子扩散作用形成轻掺杂的源漏延伸区1A。参照图13以及图4，在接触牺牲图形侧面形成源漏接触侧墙。如图4所示，沉积例如为氮化硅、氮氧化硅的绝缘材质并且随后刻蚀形成了源漏接触侧墙5，位于接触牺牲图形3A的侧面。具体地，源漏接触侧墙5位于栅极开口3B的两个侧面上，以及隔离开口3C的两个侧面上。源漏接触侧墙5的厚度不大于隔离开口3C的宽度，例如为5～10nm。参照图13以及图5、图6，形成层间介质层，覆盖接触牺牲图形并且暴露栅极区域。如图5所示，在整个器件上沉积层间介质层(ILD)6。采用LPCVD、PECVD、旋涂、喷涂、丝网印刷等方法，形成通常为氧化硅以及低k材料的ILD6，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。ILD6的厚度要大于接触牺牲图形3A的厚度，例如为100～1000nm。如图6所示，在ILD6上旋涂光刻胶7，光刻形成光刻胶开口7A以暴露ILD6，随后选择性刻蚀ILD6形成ILD开口6A以暴露栅极区域(前述栅极开口3B)。当ILD6为氧化硅、源漏接触侧墙5为氮化硅、衬底1为硅时，可以选择碳氟基刻蚀气体的种类、流速以及压力等工艺参数，使得刻蚀氧化硅的速率显著快于刻蚀氮化硅/硅的速率，例如刻蚀比控制在10：1以上。通过刻蚀速率、时间的选择来控制刻蚀本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：在衬底上形成接触牺牲图形，覆盖源区与漏区并且暴露栅极区域；在衬底上形成层间介质层，覆盖接触牺牲图形并且暴露栅极区域；在暴露的栅极区域中形成栅极堆叠结构；去除接触牺牲图形，留下了源漏接触沟槽；在源漏接触沟槽中形成源漏接触。

【技术特征摘要】
1.一种半导体器件制造方法，包括：在衬底上形成接触牺牲图形，覆盖源区与漏区并且暴露栅极区域；在接触牺牲图形两侧均形成接触衬底的源漏接触侧墙，源漏接触侧墙含有扩散源；在衬底上形成层间介质层，覆盖接触牺牲图形并且暴露栅极区域；在暴露的栅极区域中形成栅极堆叠结构，栅极堆叠结构与源漏接触侧墙相互接触；去除接触牺牲图形，留下了源漏接触沟槽；在源漏接触沟槽中形成源漏接触。2.如权利要求1的半导体器件制造方法，其中，衬底中还包括浅沟槽隔离，接触牺牲图形暴露了部分浅沟槽隔离。3.如权利要求2的半导体器件制造方法，其中，层间介质层覆盖了部分浅沟槽隔离。4.如权利要求1的半导体器件制造方法，其中，源漏接触侧墙为氮化硅、氮氧化硅。5.如权利要求1的半导体器件制造方法，其中，形成接触牺牲图形之后，还包括在衬底中形成轻掺杂的源漏延伸区和晕状源漏掺杂区，通过源漏接触侧墙含有的扩散源而离子扩散形成轻掺杂的源漏延伸区。6.如权利要求1的半导体器件制造方法，其中，形成栅极堆叠结构包括在暴露的栅极区域中沉积高k材料的栅极绝缘层、金属氮化物的功函数调节层以及金属的电阻调节层。7.如权利...

【专利技术属性】
技术研发人员：尹海洲，张珂珂，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：