具有用于嵌入式动态随机存取存储器（EDRAM）的集成双壁电容器的半导体结构及其形成方法技术

本发明专利技术描述了具有用于eDRAM的集成双壁电容器的半导体结构及其形成方法。例如，嵌入式双壁电容器包括设置在第一电介质层中的沟槽，其中所述第一电介质层设置在衬底之上。所述沟槽具有底部和侧壁。U形金属板设置在所述沟槽的底部，与其侧壁间隔开。第二电介质层设置在所述沟槽的侧壁和所述U形金属板上且与它们共形。顶部金属板层设置在所述第二电介质层上且与其共形。

【技术实现步骤摘要】
【国外来华专利技术】具有用于嵌入式动态随机存取存储器（EDRAM）的集成双壁电容器的半导体结构及其形成方法
本专利技术的实施例属于动态随机存取存储器的领域，特别是具有用于eDRAM的集成双壁电容器的半导体结构和形成该半导体结构的方法。
技术介绍
过去几十年来，集成电路中特征的缩放已经成为不断发展的半导体产业背后的推动力。缩放到越来越小的特征能够增加半导体芯片有限的基板面上的功能单元的密度。例如，缩小晶体管尺寸能够在芯片上引入更多数量的存储器件，从而能制造具有更大容量的产品。然而，为了更大容量的驱动不是没有问题。优化每个器件的性能的必要性变得日益重要。在例如DRAM（动态随机存取存储器）的半导体器件中，每个单元由一个晶体管和一个电容器构成。在DRAM中，单元需要周期性地读取和刷新。鉴于每单位比特的低价格、高集成度、以及能够同时执行读和写操作的优势，DRAM在商业应用中获得广泛应用。易于检测存储器的“1”和“0”状态的能力在很大程度上取决于DRAM单元中的电容器的尺寸。较大的电容器允许进行较容易的信号检测。而且，因为DRAM是易失性的，所以它们需要不断进行刷新。并且，随着电容增加而减小刷新的频率。此外，因外部因素导致存储于电容器中的电荷的损失会在DRAM器件中导致被称为“软错误”的现象，从而导致DRAM的故障。为了防止软错误的发生，提出了增强电容器的电容的方法。然而，由于半导体器件集成度的不断提高，在制定实际的制造工艺时面临挑战。此外，金属线通常集成到与电容器层分离的层中。在示例中，铜金属层形成于电容器组之上，而且不与电容器处于相同的层中。在图1表示的示例中，金属线的过孔穿过电容器电介质层而形成，从而使上方的金属线层与下方的器件层相连。具体而言，图1是根据现有技术的形成于电介质层中的电容器的截面图，该电介质层不同于用于容纳金属布线的电介质层。参考图1，第一层间绝缘层103形成在具有单元阵列区102的半导体衬底101上。对第一层间绝缘层103进行构图以形成暴露出单元阵列区102上的半导体衬底101的接触孔，并且用导电材料填充接触孔以形成下电极接触插塞105A。在所得到的结构上依次形成蚀刻停止层107和第二层间绝缘层109。在单元阵列区102中依次蚀刻第二层间绝缘层109和蚀刻停止层107以形成下电极接触插塞105A和存储节点孔111，该存储节点孔111暴露下电极接触插塞周围的第一层间绝缘层103。在所得到的结构上共形地沉积用于下电极的材料层之后，进行平坦化工艺以形成覆盖存储节点孔111的底部和内部侧壁的下电极113。在半导体衬底101上对电介质层115和上电极层117进行依次沉积并进行构图。穿过电容器电介质层（例如，电介质层109，甚至层间电介质层120）形成金属布线122的过孔124，以便将上金属线122层连接到具有单元阵列区102的半导体衬底101。附图说明图1是根据现有技术的、在不同于用于容纳金属布线的电介质层的电介质层中形成的电容器的截面图。图2A例示了在容纳金属布线的电介质层中形成的单壁电容器的截面图。图2B例示了根据本专利技术的实施例的、在容纳金属布线的电介质层中形成的双壁电容器的截面图。图3A-3U例示了根据本专利技术的实施例的表示在形成具有嵌入式双壁电容器的半导体结构的方法中的操作的截面图。图3B’和3N’例示了根据本专利技术的另一个实施例的表示在形成具有嵌入式双壁电容器的半导体结构的方法中的操作的截面图。图4例示了根据本专利技术实施例的、在容纳了第三层级（third-level）和第四层级金属布线的两个电介质层中形成的双壁电容器的截面图。图5是根据本专利技术的实施例的表示在形成具有嵌入式双壁电容器的半导体结构的方法中的操作的流程图。具体实施方式本专利技术描述了具有用于eDRAM的集成双壁电容器的半导体结构及其形成方法。在下面的描述中介绍了很多具体细节，例如具体的金属布线层计数和材料体系，用以提供对本专利技术实施例的全面理解。对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实施本专利技术的实施例。在其他情况下，没有对公知的特征（例如集成电路设计布局）进行详细描述，以便不必要地使本专利技术的实施例难以理解。此外，应当理解，附图中所示的各种实施例是示例性表示而未必是按比例描绘的。使电容器结构结合金属布线层的传统方法仅仅在电容器层之后和之上引入金属布线，例如铜线。在这样的布置中，金属布线层不与用来容纳电容器结构的电介质层共用电介质层。此外，在传统架构中，具有用来增大下电极高度的方法，作为用于增大下电极的表面积以增大电容的方法。在一个这样的方法中，增大了下电极所处的电介质层的厚度。然而，如果该厚度增大，也会增加工艺负担，因为当形成金属接触孔时，需要大量的蚀刻。此外，由于金属布线并未容纳在电介质层中，这种方法造成金属布线层和相应的器件层之间甚至更大的距离。另外，进行缩放同时保持恒定的电容可能要求电容器占用许多层级的互连。从蚀刻和填充两个角度来看，构建这样的电容器可能引起显著的工艺问题，因为随着电容器孔的尺寸的减小，这些孔的高宽比增大。在对在逻辑半导体工艺中形成的电容器调整大小的情况下，也可能存在电容的限制。例如，如果仅在后端电介质层的几个层中形成单壁嵌入式电容器，则单壁嵌入式电容器的电容可能受限。通过垂直地增大单壁嵌入式电容器的尺寸可以增大电容，但是在这样做的情况下处理方面的现实可能引起问题。另一方面，在水平方向上增加嵌入式电容器的壁的数目可以提供总体增大的电容。根据本专利技术的实施例，在集成到逻辑制造工艺中时提供双壁电容器。根据本专利技术的实施例，双壁电容器结构（例如用于嵌入式动态随机存取存储器（DRAM）产品）结合有金属布线层以共用容纳金属布线层的一个或多个电介质层。例如，在一个实施例中，电容器结构的高度基本上是两个金属布线电介质层的高度，并且电容器结构邻近两个金属布线层而形成。在另一个实施例中，电容器结构的高度实质上是仅一个金属布线电介质层的高度，并且电容器结构邻近该一个金属布线层而形成。然而，电容器高度可能需要是两个或更多电介质层的高度以提供足够的电容。电容器结构可以在形成金属布线层之后形成在金属布线电介质层中。这样的方法允许将DRAM电容器嵌入到逻辑（CPU）工艺中。相对地，设置包括单壁电容器结构的传统方法从DRAM工艺开始并随后添加逻辑能力以制造嵌入式DRAM。本文中所描述的嵌入式DRAM可以被包含在第一芯片上并用第二芯片上的微处理器封装。或者，本文中所描述的嵌入式DRAM可以与微处理器被包含在同一芯片上以提供单片制造工艺。本文中公开了具有用于eDRAM的集成双壁电容器的半导体结构。在一个实施例中，嵌入式双壁电容器包括设置在第一电介质层中的沟槽，第一电介质层设置在衬底之上。沟槽具有底部和侧壁。U形金属板设置在沟槽的底部，并与侧壁间隔开。第二电介质层设置在沟槽的侧壁和U形金属板上且与它们共形。顶部金属板层设置在第二电介质层上且与其共形。本文中还公开了制造具有用于eDRAM的集成双壁电容器的半导体结构的方法。在一个实施例中，方法包括在形成于衬底之上的第一电介质层中蚀刻沟槽。沟槽具有底部和侧壁。U形金属板形成在沟槽的底部，并与侧壁间隔开。第二电介质层沉积在沟槽的侧壁和U形金属板上且与它们共形。顶部金属板层沉积在第二电介质层上且本文档来自技高网...

【技术保护点】
一种用于半导体器件的嵌入式双壁电容器，所述电容器包括：沟槽，设置在第一电介质层中，所述第一电介质层设置在衬底之上，所述沟槽具有底部和侧壁；U形金属板，设置在所述沟槽的所述底部且与所述侧壁间隔开；第二电介质层，设置在所述沟槽的所述侧壁和所述U形金属板上且与所述沟槽的所述侧壁和所述U形金属板共形；以及顶部金属板层，设置在所述第二电介质层上且与所述第二电介质层共形。

【技术特征摘要】
【国外来华专利技术】2011.03.14 US 13/047,6561.一种用于半导体器件的嵌入式双壁电容器，所述电容器包括：沟槽，设置在第一电介质层中，所述第一电介质层设置在衬底之上，所述沟槽具有底部和侧壁；U形金属板，设置在所述沟槽的所述底部且与所述侧壁间隔开；电介质衬层，设置在所述沟槽的所述侧壁上；导电保护层，具有底部部分和侧壁，其中所述U形金属板设置在所述导电保护层的所述底部部分上以及所述导电保护层的所述侧壁内，并且所述U形金属板的侧壁延伸超过所述导电保护层的所述侧壁；第二电介质层，设置在所述电介质衬层和所述U形金属板上且与所述电介质衬层、所述U形金属板以及所述导电保护层的所述侧壁共形；以及顶部金属板层，设置在所述第二电介质层上且与所述第二电介质层共形。2.如权利要求1所述的电容器，其中，所述U形金属板经由设置在所述第一电介质层之下的底层金属层而电耦合到设置在所述衬底之上的下方晶体管，所述晶体管包括在动态随机存取存储器(DRAM)电路中。3.如权利要求2所述的电容器，其中，所述U形金属板和所述顶部金属板层包括选自于由氮化钛、氮化钽、钛、钽和钌所构成的组中的材料，所述底层金属层包括铜，并且所述导电保护层包括选自于由钴、钽、氮化钽、钛、钽和钌所构成的组中的材料。4.如权利要求1所述的电容器，其中，所述顶部金属板层包括第一导电层和导电沟槽填充层。5.如权利要求4所述的电容器，其中，所述第一导电层包括氮化钛，并且所述导电沟槽填充层包括铜。6.如权利要求1所述的电容器，其中，所述第一电介质层是低K电介质层，并且所述第二电介质层是高K电介质层。7.一种半导体结构，包括：多个半导体器件，设置在衬底之中或之上；一个或多个电介质层，设置在所述多个半导体器件之上；金属布线，设置在每一个所述电介质层中且电耦合到一个或多个所述半导体器件；以及嵌入式双壁电容器，设置在所述电介质层中的一个或多个电介质层中且邻近所述一个或多个电介质层的所述金属布线，所述电容器包括：沟槽，设置在所述一个或多个电介质层中，所述沟槽具有底部和侧壁；U形金属板，设置在所述沟槽的所述底部且与所述侧壁间隔开；电介质衬层，设置在所述沟槽的所述侧壁上；导电保护层，具有底部部分和侧壁，其中所述U形金属板设置在所述导电保护层的所述底部部分上以及所述导电保护层的所述侧壁内，并且所述U形金属板的侧壁延伸超过所述导电保护层的所述侧壁；绝缘体层，设置在所述电介质衬层和所述U形金属板上且与所述电介质衬层、所述U形金属板以及所述导电保护层的所述...

【专利技术属性】
技术研发人员：B·S·多伊尔，C·C·郭，N·林德特，U·沙阿，S·苏里，R·S·周，
申请(专利权)人：英特尔公司，
类型：
国别省市：