一种半导体芯片（100）具有独立电压控制的硅区域（110），该独立电压控制的硅区域是用于控制eDRAM沟槽电容器（140）的电容值和叠置在独立电压控制的硅区域（110）上的场效晶体管（130）的阈值电压的电路元件。独立电压控制的硅区域（110）的底部或地板是深注入区（105），该深注入区的掺杂与独立电压控制的硅区域（110）的掺杂相反。独立电压控制的硅区域（110）的顶部或天花板是诸如注入在基板中的埋设的氧化物（103）。独立电压控制的硅区域的侧部是深沟槽隔离（106）。通过接触结构（107）施加独立电压控制的硅区域（110）的电压，该接触结构（107）形成得通过埋设的氧化物（103）。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】一种半导体芯片（100）具有独立电压控制的硅区域（110），该独立电压控制的硅区域是用于控制eDRAM沟槽电容器（140）的电容值和叠置在独立电压控制的硅区域（110）上的场效晶体管（130）的阈值电压的电路元件。独立电压控制的硅区域（110）的底部或地板是深注入区（105），该深注入区的掺杂与独立电压控制的硅区域（110）的掺杂相反。独立电压控制的硅区域（110）的顶部或天花板是诸如注入在基板中的埋设的氧化物（103）。独立电压控制的硅区域的侧部是深沟槽隔离（106）。通过接触结构（107）施加独立电压控制的硅区域（110）的电压，该接触结构（107）形成得通过埋设的氧化物（103）。【专利说明】绝缘体上硅芯片上的独立电压控制的硅区域
本专利技术总体上涉及半导体芯片，具体来讲涉及SOI (绝缘体上硅)半导体芯片上的独立电压控制的硅区域。
技术实现思路
SOI芯片具有通常为P-掺杂硅的基板，尽管也已经知晓相反掺杂(即N-)的基板。埋设的氧化物(BOX)层可注入以隔离在BOX层之上的电路区域与下面的基板部分。下面的基板部分通常连接到电压源(例如，接地)。在BOX之上，电路区域可包含STI (浅沟槽隔离)区域、用于FET (场效应晶体管)的源极/漏极注入区域、在用于FET的FET栅极结构下的主体区域、接触、和互连FET的配线。在本专利技术的实施例中，独立电压控制的硅区域形成为电路元件。用深注入区域形成独立电压控制的硅区域的底部，在基板掺杂P-时，该深注入区域为硼注入，以形成N区域。用深沟槽隔离形成独立电压控制的硅区域的侧部，因此在所有侧部(例如，如果独立电压控制的硅区域是正方形或矩形，则为四侧)上绝缘独立电压控制的硅区域。埋设的氧化物区域(BOX)形成独立电压控制的硅区域的顶表面，因此完成独立电压控制的硅区域的电隔离。通过BOX并且通过任何的STI或者BOX之上的硅形成电接触，该电接触适于将独立电压控制的硅区域连接至电压或者芯片上的逻辑信号。【专利附图】【附图说明】图1示出了半导体芯片的一部分的侧视图，示出了逻辑区域和eDRAM区域，该eDRAM区域包括独立电压控制的硅区域。图2A-2E示出了在产生独立电压控制的硅区域中的关键工艺步骤。图3示出了具有两个独立电压控制区域的半导体芯片的截面图，其每一个独立电压控制区域包含eDRAM单元。【具体实施方式】在本专利技术实施例的下文详细描述中参考附图，这些附图形成详细描述的一部分，并且其中通过实施本专利技术的具体实施例的图示说明进行示出。应理解，在不脱离本专利技术范围的情况下可利用其它的实施例，且可进行结构的变化。本专利技术的实施例提供了产生独立电压控制的硅区域，所述独立电压控制的硅区域是电路元件，通常用于提供娃芯片上的嵌入动态随机存取存储器(embedded dynamicrandom access memory, eDRAM)的泄漏/性能特征的选择性控制,并且提供其它电路的阈值控制。图1的绝缘体上硅(SOI)半导体芯片100示出为具有逻辑区域150和eDRAM区域151。逻辑区域150包括一部分P-硅101，其通常接地。埋设的氧化物(BOX) 103提供了逻辑FET (场效晶体管)120下的电绝缘体。逻辑FET120包括源极/漏极注入区域121、P-主体区域125、栅极电介质126、源极/漏极接触122、栅极侧壁隔板123和栅极124，栅极可电连接到逻辑信号或电压源。具有P-主体和N+源极/漏极区域的逻辑FET120是NFET(N-沟道场效晶体管)。通常，还采用已知的技术在逻辑区域150中形成PFET(P-沟道场效晶体管)，以形成N-主体区域和P+源极/漏极区域。逻辑区域150中的NFET和PFET构造为制作逻辑栅极(NAND、NOR、X0R、锁存器和寄存器等)。eDRAM区域151包括旁栅NFET130，以在耦接到栅极134的字线的控制下将连接到源极/漏极注入区域131的位线连接到深沟槽电容器140。旁栅NFET130包括栅极134、栅极电介质136、源极/漏极注入区域131和132、主体区域135、栅极电介质136、侧壁隔板133以及外延生长137和138。深沟槽电容器140包括深沟槽中的导体141。导体可为钨、掺杂的多晶硅或者设置在深沟槽中的其它合适的导电材料。电介质材料142使导体141与P-硅101和P-硅109隔离。电介质材料142例如可为HfO2或SiO2或者其它适当的电介质材料。外延生长137耦接电介质材料142的上部之上的相邻源极/漏极区域132以形成导体141和相邻源极/漏极区域132之间的电接触。eDRAM区域151还包括深N注入区105，其形成独立电压控制的硅区域110的“地板”或底部，在图1中由点线表示。N注入区105可为足够高能量的深硼注入，以在半导体芯片100小于深沟槽隔离106但是深到足以包括位于B0X103下的深沟槽电容器140的大部分或全部的深度上形成N注入区105，如图1所示。例如，深沟槽电容器140的50%以上应面对P-Sil09。应注意，深沟槽电容器140不需要延伸到N注入区105。4MeV (百万电子伏特)硼注入在约20um具有峰值剂量；2MeV硼注入在约IOum具有峰值剂量。独立电压控制的硅区域110的“天花板”或者顶部是B0X103的一部分。独立电压控制的硅区域110的侧部由深沟槽隔离106形成，这在图2E的俯视图中清楚可见。N注入区105必须足够宽，以保证P_Sil09不与P-SilOl电接触。蚀刻通过STI (浅沟槽隔离)102且通过B0X103，并且填充诸如钨或者掺杂的多晶硅之类的导体，以形成电连接到P_Sil09的电连接，形成接触结构107。接触结构107可具有接触108以连接到电压(电压源或逻辑信号)。除了接触结构107外，如上所述，P-Si 109完全与P-SilOl和在B0X103之上的电路(例如，旁栅NFET130)隔离。接触结构107将施加在接触108上的电压传输到P_Sil09，因此在独立电压控制的硅区域110上提供电压。在eDRAM区域151中示出了单个的NFET旁栅130和相关的深沟槽电容器140，然而，应理解，大量的，大概一百万或更多的NFET旁栅130和相关的电容器140通常设置在eDRAM区域151中。类似地，为了简单起见，在逻辑区域150中示出了单一逻辑FET120。然而，在现代的半导体芯片100中，可构造一百万或更多的FET120。还应理解，尽管示出NFET旁栅130为对深沟槽电容器140进行充电或放电的开关，并且在读取时导致深沟槽电容器140上的充电以影响位线电压，但是在B0X103之上具有已知处理的PFET也可用作旁栅。现在参见图2A-2E，示出了产生独立电压控制的硅区域110的一组关键工艺步骤。在图2A中，半导体芯片100通过掩模302接受高能硼注入301，从而在由注入能量和半导体结构决定的深度上形成N注入区105。如上所述，4MeV硼注入将在半导体芯片100的顶表面下约20um处形成N注入区105。图2B示出了施加到半导体芯片100上的传统氧注入区303，以便在由氧注入区303的能量决定的深度处形成B0X103。图2C示出了深沟槽隔离106的形成，深沟槽隔离10本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：KR埃里克森，PC保内，DP保尔森，JE希茨，GJ乌尔曼，KL威廉斯，
申请(专利权)人：国际商业机器公司，
类型：
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。