半导体器件及其制造方法技术

一种半导体器件，包括：包括由多个沟槽隔开的多个有源区的衬底；形成于所述有源区上方的多个隧道绝缘层图案；形成于所述隧道绝缘膜图案上方的多个导电膜图案；形成于所述沟槽的侧壁和底面上的多个第一隔离层；以及形成于所述导电膜图案之间的多个第二隔离层。

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用本申请要求于2012年4月19日提交至韩国专利局的韩国申请No.10-2012-0040701的优先权，其全部内容通过引用合并于此。
本专利技术涉及一种半导体器件及其制造方法，尤其涉及一种具有气隙的半导体器件及其制造方法。
技术介绍
最近，随着半导体器件的集成度的提高，半导体器件的缺陷率增大。将参照图1A至1D详细描述相关技术的问题。图1A至1D为横截面图，示出根据相关技术的制造NAND快闪存储器件的存储器单元的方法。图1A至1D为沿栅极线截取的NAND快闪存储器件的存储器单元的横截面图。参照图1A，半导体层101包括形成有沟槽109的隔离区，并且有源区A由沟槽109隔开。隧道绝缘层103和用于浮置栅的第一导电膜105a层叠在各个有源区A上。可以仅在使要形成沟槽109的区域开放的隔离掩模107之下保留隧道绝缘层103和第一导电膜105a。随着集成度的增大，有源区A的宽度和沟槽109的宽度减小。因此，具有高集成度的半导体器件的有源区A和沟槽109可以具有极窄的宽度。参照图1B，在整个结构上形成足够数量的隔离层111a，从而填充沟槽109。此处，若具有窄宽度的沟槽109的内部没有完全以隔离层111a填充，则可以在沟槽109内的隔离层111a中产生气隙113。此处，当形成气隙113时，各个沟槽109中的气隙113的位置和尺寸可能是不规则的，而不是一致的。参照图1C，隔离层111a被平坦化，直到暴露出隔离掩模107，并且随后将隔离掩模107去除。随后，通过刻蚀工艺降低隔离层111a的高度，从而暴露第一导电膜105a的上侧壁。因此，形成具有目标高度的隔离层111b。在所执行的用于将隔离层111b的高度调整为目标高度的刻蚀工艺中，可以暴露气隙113。参照图1D，在包括隔离层111b的整个结构的表面形成电介质膜121，并且在电介质膜121上形成用于控制栅的第二导电膜123。形成第二导电膜123以覆盖第一导电膜105a之间的空间（如图1C所示）。其后，通过使用栅极掩模125作为刻蚀阻挡的刻蚀工艺刻蚀第二导电膜123、电介质膜121和第一导电膜105a。因此，将第二导电膜123在与有源区A或隔离层111b交叉的方向上图案化成栅极线。保留第一导电膜105b作为处于栅极线和有源区A交叉点处的浮置栅。在上文中，在形成电介质膜121和第二导电膜123时，若暴露气隙113，则可以用电介质膜121和第二导电膜123填充气隙113的内部。因此，在形成栅极线的刻蚀过程中，可不去除气隙113内的第二导电膜123，并且可将栅极线连接，而不是分离以导致故障。此外，若没有气隙113，则有源区A与浮置栅105b之间的空间以及有源区A与作为栅极线的第二导电膜123之间的空间可能被隔离层111b填充。在此情况下，有源区A与浮置栅105b之间的第一电容以及有源区A与相邻的存储器单元的栅极线之间的第二电容由隔离层111b的电容率（permittivity，介电常数）来确定。随着集成度的提高，取决于隔离层111b的电容率的第一和第二电容增大。因此，由于有源区A与浮置栅105b之间的干扰以及有源区A与栅极线之间的干扰，故障率可能升高。
技术实现思路
本专利技术的例示性实施例涉及具有低缺陷率和低故障率的半导体器件及其制造方法。根据本专利技术例示性实施例的半导体器件包括：包括由多个沟槽隔开的多个有源区的衬底；形成于所述有源区上方的多个隧道绝缘层图案；形成于所述隧道绝缘膜图案上方的多个导电膜图案；形成于所述沟槽的侧壁和底面上的多个第一隔离层；以及形成于所述导电膜图案之间的多个第二隔离层。根据本专利技术例示性实施例的半导体器件包括：包括由多个沟槽隔开的多个有源区的衬底；形成于所述有源区上方的多个导电膜图案；以及形成于所述有源区和所述导电膜图案之间的多个隧道绝缘层图案，并且所述多个隧道绝缘层图案具有比所述导电膜图案和所述有源区的侧壁进一步突出的侧壁。根据本专利技术例示性实施例的制造半导体器件的方法包括：在包括交替布置的多个第一区和第二区的衬底上层叠隧道绝缘层和第一导电膜；刻蚀所述第一导电膜、所述隧道绝缘层和所述衬底的第二区以在所述第一区上形成隧道绝缘膜图案和第一导电膜图案并且在所述第二区中形成沟槽；以及，在所述第一导电膜图案之间并且在所述沟槽的表面上形成隔离结构以在所述沟槽内以及在所述隧道绝缘膜图案之间形成气隙。附图说明图1A至1D为横截面图，示出根据相关技术的制造NAND快闪存储器件的存储器单元的方法；图2A至2D为横截面图，示出根据本专利技术实施例的半导体器件及其制造方法；图3示出根据本专利技术的一个实施例的存储系统的配置。具体实施方式在下文中，将参照附图详细描述本专利技术的一些例示性实施例。提供附图以使本领域的普通技术人员能够理解本专利技术实施例的范围。将参照附图详细描述本专利技术的实施例。应理解，在本专利技术中，应广义地解释“在…上”和“在…上方”的含义，从而“在…上”不仅表示“直接在…上”，还包括其间具有中间零件或中间层的含义；并且，“在…上方”不仅表示“在…上方”的含义，还包括其间无中间部件或中间层的含义（即，直接在…上）。图2A至2D为横截面图，示出根据本专利技术实施例的半导体器件及其制造方法。具体地，图2A至2D分别为NAND快闪存储器件的存储器单元区的部分的俯视图以及沿根据本专利技术实施例的俯视图上所示的虚线截取的横截面图。参照图2A，在包括隔离区和有源区的衬底201的第一区A1上方形成隧道绝缘层图案203和第一导电膜图案205a，并在衬底201的第二区B1中形成沟槽209。在下文中，将详细描述形成隧道绝缘层图案203、第一导电膜图案205a和沟槽209的工艺的实例。首先，在包括第一和第二区A1和B1的衬底201上顺序地层叠隧道绝缘层和第一导电膜，并且在第一导电膜上层叠隔离掩模207。衬底201可以由单晶硅形成。第一区A1为被限定为具有比有源区的宽度大的宽度的区域。第一区A1包括有源区和与隔离区的边缘相接触的有源区的侧面。第二区B1为被限定为具有比衬底201的隔离区的宽度短的宽度的区域。第二区B1为隔离区的一部分。第二区B1将第一区A1分割。第一区A1可以被限定为具有比第二区B1的宽度大的宽度。衬底201的有源区为由隔离区分离的区域。在形成存储器单元的区域中，可以在一个方向上平行地布置有源区和隔离区。另外，在形成存储器单元的区域中，可以交替地布置有源区和隔离区。可以基于有源区和隔离区的布置来确定第一区A1和第二区B1的布置。因此，在形成存储器单元的区域中，可以在一个方向上平行地交替布置第一区A1和第二区B1。例如，隧道绝缘层可以由例如氧化硅等氧化物或例如氧氮化硅等氧氮化物（oxy-nitride）形成。替代地，为了改善隧道绝缘层的鸟嘴（bird'sbeak）现象，可以在形成氧化膜之前和之后形成氮化膜，以使隧道绝缘层具有包括氮化膜、氧化膜和氮化膜的层叠结构。第一导电膜可以由多晶硅膜形成。多晶硅膜可以为单一的未掺杂多晶硅膜、单一的掺杂多晶硅膜或未掺杂多晶硅与掺杂多晶硅的层叠膜。在NAND快闪存储器件的情况下，可以将第一导电膜用作存储电荷的浮置栅膜。形成隔离掩模207以阻挡第一区A1并暴露第二区B1。可以形成隔离掩模207之间的开口以暴露隔离区。此处，开口本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，所述衬底包括由多个沟槽分割开的多个有源区；多个隧道绝缘层图案，所述多个隧道绝缘层图案形成于所述有源区上方；多个导电膜图案，所述多个导电膜图案形成于所述隧道绝缘膜图案上方；多个第一隔离层，所述多个第一隔离层形成于所述沟槽的侧壁和底面上；以及多个第二隔离层，所述多个第二隔离层形成于所述导电膜图案之间。

【技术特征摘要】
2012.04.19 KR 10-2012-00407011.一种半导体器件，包括：衬底，所述衬底包括由多个沟槽分割开的多个有源区；多个隧道绝缘层图案，所述多个隧道绝缘层图案形成于所述有源区上方；多个导电膜图案，所述多个导电膜图案形成于所述隧道绝缘层图案上方；多个第一隔离层，所述多个第一隔离层形成于所述沟槽的侧壁和底面上；以及多个第二隔离层，所述多个第二隔离层形成于所述导电膜图案之间，其中，所述多个第一隔离层和第二隔离层中的每个第一隔离层和第二隔离层被形成为在由所述第一隔离层和第二隔离层包围的空间内产生气隙，以及其中，所述气隙朝向所述隧道绝缘层图案中的每个隧道绝缘层图案的侧壁延伸以与所述第一隔离层的顶表面相叠。2.如权利要求1所述的半导体器件，其中，所述气隙具有沿与有源区交叉的方向上截取的T形横截面。3.如权利要求1所述的半导体器件，其中，所述多个第一隔离层、所述第二隔离层和所述气隙在与所述多个有源区的延伸方向相同的方向上延伸。4.如权利要求1所述的半导体器件，其中，所述多个隧道绝缘层图案的侧壁比所述有源区的侧壁或所述导电膜图案的侧壁进一步突出。5.如权利要求1所述的半导体器件，其中，所述多个导电膜图案比所述第二隔离层进一步突出于所述衬底上方。6.如权利要求1所述的半导体器件，其中，各个所述有源区的宽度大于各个所述导电膜图案的宽度。7.如权利要求1所述的半导体器件，其中，所述衬底包括单晶硅。8.如权利要求1所述的半导体器件，其中，所述多个导电膜图案包括多晶硅。9.一种半导体器件，包括：衬底，所述衬底包括由多个沟槽分割开的多个有源区；多个导电膜图案，所述多个导电膜图案形成于所述有源区上方；多个隧道绝缘层图案，上述多个隧道绝缘层图案形成于所述有源区与所述导电膜图案之间，且具有比所述导电膜图案和所述有源区的侧壁进一步突出的侧壁，以及第一隔离层，所述第一隔离层形成于所述沟槽中每个沟槽的侧壁和底面上，其中，所述第一隔离层具有第一部分和第二部分，所述第一部分在所述隧道绝缘层图案中的至少一个隧道绝缘层图案之下与所述至少一个隧道绝缘层图案相叠，所述第二部分从所述第一部分延伸到所述沟槽中的至少一个沟槽中并且比所述至少一个隧道绝缘层图案进一步突出。10.如权利要求9所述的半导体器件，还包括：第二隔离层，所述第二隔离层形成于所述导电膜图案之间，其中，所述至少一个隧道绝缘层图案和气隙设置在所述第一隔离层与所述第二隔离层之间。11.如权利要求10所述的半导体器件...

【专利技术属性】
技术研发人员：南相赫，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：