NAND快闪存储器单元、NAND快闪存储器阵列及其操作方法技术

本发明专利技术提供一种NAND快闪存储器单元、NAND快闪存储器阵列及其操作方法，其包括包括串联连接的多个存储单元的存储单元串、耦接至存储单元串的两端的源极/漏极区、耦接于存储单元串的一端与源极/漏极区之间的至少一个选择晶体管以及耦接于所述至少一个选择晶体管与源极/漏极区之间的至少一个擦除晶体管、存储单元、至少一个选择晶体管与至少一个擦除晶体管中的每一个都具有电荷捕捉层。

【技术实现步骤摘要】

本专利技术是有关于一种非易失性存储器及其操作方法，且特别是有关于一种可以减少经受擦除的NAND快闪存储器的选择晶体管的起始电压偏移(Vt-Shift)的NAND快闪存储器单元或3D阵列的新结构、用于NAND快闪存储器单元或3D阵列的擦除方法以及用于一般的(referenced)NAND快闪存储器的用以减少起始电压偏移的方法。
技术介绍
NAND结构被广泛用于非易失性存储器装置的设计中，以增加存储密度。NAND快闪存储器单元通常包括包括串联连接的存储单元的存储单元串以及耦接于存储单元串的一端与源极/漏极区之间的选择晶体管。当存储单元为捕获型(trapping-type)存储单元时(即每一个存储单元具有电荷捕捉层)，选择晶体管亦具有电荷捕捉层。NAND快闪存储器可通过施加OV至存储单元栅极与选择晶体管的栅极以及施加高的正电压至源极/漏极区来进行擦除。对于在擦除时建立在选择晶体管的栅极与通道区之间的高电压差，空穴被注入或电子被拉出选择晶体管的栅极下方的捕捉层，因此选择晶体管的起始电压(Vt)产生偏移会对NAND快闪存储器的后续操作产生不利影响。
技术实现思路
本专利技术的目的在于减少经受擦除的NAND非易失性存储器的选择晶体管的起始电压偏移。在本专利技术的一些实施例中，提供NAND快闪存储器单元或三维(3D)阵列的新结构以及擦除方法，以减少选择晶体管的起始电压偏移。在本专利技术的其他实施例中，当一般的NAND快闪存储器结构未改变时，提供操作方法，以减少选择晶体管的起始电压偏移。本专利技术的NAND快闪存储器单元包括包括串联连接的存储单元的存储单元串、耦接至存储单元串的两端的源极/漏极区、耦接于存储单元串的一端与源极/漏极区之间的至少一个选择晶体管以及耦接于所述至少一个选择晶体管与源极/漏极区之间的至少一个擦除晶体管(erase transistor) 选择晶体管用以选择存储单元串。擦除晶体管用以减少选择晶体管的起始电压偏移。在一些实施例中，存储单元、至少一个选择晶体管与至少一个擦除晶体管皆分别具有电荷捕捉层。在用于擦除本专利技术的上述NAND快闪存储器单元的方法的实施例中，将电压Vo；施加至存储单元的栅极，将大于(positively higher)电压Vra的电压Vs/D施加至源极/漏极区，将满足不等式“Vse < Vs/D”的电压Vse施加至所述至少一个选择晶体管的栅极，以及将满足不等式“VEe < Vs/D”的电压Vk施加至所述至少一个擦除晶体管的栅极。在本专利技术的另一个实施例中，将满足不等式“0V ( Veg < Vs/D”的电压Vk施加至所述至少一个擦除晶体管的栅极。在另一个实施例中，所述至 少一个选择晶体管的栅极为浮置(floated)，且将电压Vra施加至存储单元的栅极，将大于电压Vra的电压Vs/D施加至源极/漏极区，以及将满足不等式“VEe ( Vs/D”的电压Vk施加至所述至少一个擦除晶体管的栅极。在本专利技术的另一个实施例中，将满足不等式“OV ( Veg ( Vs/D”的电压Vk施加至所述至少一个擦除晶体管的栅极。本专利技术的3D NAND快闪存储器阵列包括多个线形堆栈(linear stack)、电荷捕捉层、多个导线、至少一个选择栅极串以及至少一个擦除栅极串。这些线形堆栈彼此平行配置，每一者包括交替堆栈的绝缘层与通道层，其中每一通道层具有位于其两个末端部分的两个源极/漏极区。电荷捕捉层覆盖每一线形堆栈。导线跨越线形堆栈且延伸进入线形堆栈之间，其中导线位于通道层旁的部分、通道层以及电荷捕捉层位于通道层旁的部分构成存储单元串。所述至少一个选择栅极串配置于邻近所述多个导线，跨越线形堆栈且延伸进入线形堆栈之间，其中所述至少一个选择栅极串位于通道层旁的部分、通道层以及电荷捕捉层位于通道层旁的部分构成选择晶体管，其用于选择存储单元的目标串(targetstring)。所述至少一个擦除栅极串配置于邻近所述至少一个选择栅极串，跨越线形堆栈且延伸进入线形堆栈之间，其中所述至少一个选择栅极串位于所述多个导线与所述至少一个擦除栅极串之间，且所述至少一个擦除栅极串用以减少选择晶体管的起始电压偏移。在用于擦除本专利技术的上述3D NAND快闪存储器阵列的方法的实施例中，将电压Vra施加至导线，将大于电压Vra的电压vs/D施加至源极/漏极区，将满足不等式“vse < Vs/D ”的电压Vse施加至所述至少一个选择栅极串，以及将满足不等式“VEe < Vs/D”的电压Vk施加至所述至少一个擦除栅极串。在另一实施例中，将满足不等式“0V ( Veg < Vs/D”的电压Vk施加至所述至少一个擦除栅极串。在另一实施例中，所述至少一个选择栅极串为浮置，且将电压Va施加至导线，将大于 电压Vra的电压Vs/D施加至源极/漏极区，以及将满足不等式VEG ( Vs/D”的电压Vk施加至所述至少一个擦除栅极串。在另一示例性实施例中，将满足不等式“0V ( Veg ( Vs/D”的电压Vk施加所述至少一个擦除栅极串。本专利技术的施加至一般的NAND快闪存储器单元结构的操作方法还包括在擦除时将电压Vra施加至存储单元的闸极以及将大于电压Va的电压Vs/D施加至源极/漏极区。本专利技术的操作方法的实施例还包括在擦除时将满足不等式“Vse ( Vs/D”的电压Vse施加至所述至少一个选择晶体管的栅极，以减少起始电压偏移。在另一实施例中，在擦除时将满足不等式“0V < Vsg ( Vs/D”的电压Vse施加至所述至少一个选择晶体管的栅极，以减少起始电压偏移。本专利技术的操作方法的另一实施例包括在其中至少一个选择晶体管的栅极亦被施加电压Vra(施加至存储单元的栅极的电压)的抹除操作之后，进行以下步骤:a)判定选择晶体管的Vt是否在可容许范围(tolerable range)中；以及b)若选择晶体管的Vt在可容许范围之外，将选择晶体管再编程(reprogram)以及回到步骤a)，或者若选择晶体管的Vt在可容许范围中则结束。上述步骤可消除任何由擦除所引起的起始电压偏移。为让本专利技术之上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1A是本专利技术的第一实施例所示出的三维(3D)NAND快闪存储器阵列的示意图。图1B是3D NAND快闪存储器阵列中沿着图1A中的1_1’剖面所示出的NAND快闪存储器单元的剖面示意图。图2是本专利技术的第二实施例所示出的图1B中的NAND快闪存储器单元的等效电路图以及用以擦除存储器单元或3D NAND快闪存储器阵列的一个方法的示意图。图3是本专利技术的第三实施例所示出的图1B中的NAND快闪存储器单元的等效电路图以及用以擦除存储器单元或3D NAND快闪存储器阵列的另一个方法的示意图。图4是本专利技术第四实施例所示出的用以解决经受擦除的NAND快闪存储器单元的至少一个选择晶体管的起始电压偏移问题的方法的示意图。图5是本专利技术第五实施例所示出的用以解决经受擦除的NAND快闪存储器单元的至少一个选择晶体管的起始电压偏移问题的另一方法的示意图。图6A是应用本专利技术的第四实施例或第五实施例的方法的一般3DNAND快闪存储器阵列的剖面示意图。图6B是沿图6A中的V1-VI’剖面的一般的3D NAND快闪本文档来自技高网...

【技术保护点】
一种NAND快闪存储器单元，其特征在于，包括：包括串联连接的多个存储单元的存储单元串；两源极/漏极区，耦接至该存储单元串的两端；至少一选择晶体管，耦接于该存储单元串的一端与该些源极/漏极区中的一者之间，用以选择该存储单元串；以及至少一擦除晶体管，耦接于该至少一选择晶体管与该些源极/漏极区中的一者之间，用以减少该至少一选择晶体管的起始电压偏移。

【技术特征摘要】
2012.01.30 US 13/361,9161.一种NAND快闪存储器单元，其特征在于，包括: 包括串联连接的多个存储单元的存储单元串； 两源极/漏极区，耦接至该存储单元串的两端； 至少一选择晶体管，耦接于该存储单元串的一端与该些源极/漏极区中的一者之间，用以选择该存储单元串；以及 至少一擦除晶体管，耦接于该至少一选择晶体管与该些源极/漏极区中的一者之间，用以减少该至少一选择晶体管的起始电压偏移。2.根据权利要求1所述的NAND快闪存储器单元，其特征在于，该至少一选择晶体管包括分别耦接至该存储单元串的两端的一第一选择晶体管与一第二选择晶体管，且该至少一擦除晶体管包括分别耦接至该第一选择晶体管与该第二选择晶体管的一第一擦除晶体管与一第二擦除晶体管。3.根据权利要求1所述的NAND快闪存储器单元，其特征在于，该些存储单元、该至少一选择晶体管与该至少一擦除晶体管皆分别具有一电荷捕捉层。4.根据权利要求3所述的NAND快闪存储器单元，其特征在于，该电荷捕捉层包括氧化娃-氮化娃-氧化娃复合层。5.根据权利要求1所述的NAND快闪存储器单元，其特征在于，该些存储单元的栅极耦接至第一电压源，该至少一选择晶体管的栅极耦接至第二电压源，且该至少一擦除晶体管的栅极耦接至第三电压源，其中该第一电压源、该第二电压源与该第三电压源彼此不同。6.一种用于擦除权利要求3中所述的NAND快闪存储器单元的方法，其特征在于，包 括: 将电压Vra施加至该些存储单元的栅极，将大于该电压Va的电压Vs/D施加至该些源极/漏极区，将满足不等式“vse < Vs/D”的电压Vse施加至该至少一选择晶体管的栅极，以及将满足不等式“VEe < Vs/D”的电压Vk施加至该至少一擦除晶体管的栅极。7.一种用于擦除权利要求3中所述NAND快闪存储器单元的方法，其特征在于，包括: 将该至少一选择晶体管的栅极浮置，以及将电压Vra施加至该些存储单元的栅极，将大于该电压Vra的电压vs/D施加至该些源极/漏极区，以及将满足不等式“vEe ( Vs/D”的电压Veg施加至该至少一擦除晶体管的栅极。8.—种三维NAND快闪存储器阵列，其特征在于，包括: 平行排列的多个线形堆栈，每一线形堆栈包括交替堆栈的多个绝缘层与多个通道层，其中每一通道层具有两个源极/漏极区，该些源极/漏极区分别位于该通道层的两个末端部分中； 电荷捕捉层，覆盖每一线形堆栈； 多个导线，跨越该些线形堆栈且延伸进入该些线形堆栈之间，其中该些导线的位于该些通道层中的一者旁的部分、该通道层以及该电荷捕捉层位于该通道层旁的部分构成包括多个存储单元的存储单元串； 至少一选择栅极串，邻近该些导线，跨越该些线形堆栈且延伸进入该些线形堆栈之间，其中该至少一个选择栅极串的位于该些通道层中的一者旁的部分、该通道层以及该电荷捕捉层的位于该通道层旁的部分构成一选择晶体管，该选择晶体管用于选择该些存储单元的目标串；以及至少一擦除栅极串，邻近该至少一选择栅极串，跨越该些线形堆栈且延伸进入该些线形堆栈之间，其中该至少一选择栅极串位于该些导线与该至少一擦除栅极串之间，且该至少一擦除栅极串用以减少该选择晶体管的起始电压偏移。9.根据权利要求8所述的三维NAND快闪存储器阵列，其特征在于，该至少一选择栅极串包括一第一选择栅极串与一第二选择...

【专利技术属性】
技术研发人员：林纬，白田理一郎，毛妮娜，郭才豪，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：