三维非易失性存储器件制造技术

根据本发明专利技术的实施例的三维非易失性存储器件，包括：多个位线；至少一个存储串行，所述至少一个存储串行沿着第一方向延伸、与所述位线耦接并且包括2N个存储串，其中N包括自然数；公共源极选择线，所述公共源极选择线被配置来控制包括在存储器块中的2N个存储串的源极选择晶体管；第一公共漏极选择线，所述第一公共漏极选择线被配置来控制包括在存储器块中的2N个存储串之中的第一存储串和第2N存储串的漏极选择晶体管；以及N-1个第二公共漏极选择线，所述N-1个第二公共漏极选择线被配置来控制除了所述第一存储串和所述第2N存储串之外的其余存储串之中的在第一方向上的相邻存储串的漏极选择晶体管。

【技术实现步骤摘要】

本专利技术的实施例涉及一种半导体器件，更具体而言涉及一种具有三维堆叠的存储器单元的非易失性存储器件。
技术介绍
非易失性存储器件即使在没有电源的情况下也能保留数据。将存储器单元以单层制造在硅衬底上的二位存储器件在提高其集成度方面已然达到物理极限。因此，提出了将存储器单元沿垂直方向堆叠在硅衬底之上的三维非易失性存储器件。下面参照附图描述常规三维(3-D)存储器件的结构和特征。图1是说明常规3D非易失性存储器件的结构的立体图。在图1中，出于说明的目的，没有绘出层间绝缘层。如图1所示，常规非易失性存储器件可以包括沿着第一方向1-1’和与第一方向1-1’交叉的第二方向11-11’布置的U形沟道层CH。这里，每个U形沟道层CH可以包括管道沟道层P_CH以及一对源极侧沟道层S_CH和漏极侧沟道层D_CH。管道沟道层P_CH可以形成在管道栅PG中。源极侧沟道层S_CH和漏极侧沟道层D_CH可以与管道沟道层P_CH耦接。`另外，存储器件可以包括沿着源极侧沟道层S_CH堆叠在管道栅PG之上的源极侧字线层S_WL和沿着漏极侧沟道层D_CH堆叠在管道栅PG之上的漏极侧字线层D_WL。这里，可以在源极侧字线层S_WL的顶部堆叠源极选择线层SSL，且可以在漏极侧字线层D_WL的顶部堆叠漏极选择线层DSL。根据上述存储器件的结构，可以沿着U形沟道层CH堆叠存储器单元MC。可以在U形沟道层CH的两端形成漏极选择晶体管DST和源极选择晶体管SST。因此，可以布置U形的存储串。另外，存储器件可以包括位线层BL和源极线层SL。位线层BL可以与漏极侧沟道层0_01耦接且沿着第一方向1-1’延伸。源极线层SL可以与源极侧沟道层S_CH耦接且沿着第二方向Π-ΙΙ’延伸。常规3D非易失性存储器件可以被配置来通过分开地控制每个存储串的源极选择线层SSL和漏极选择线层DSL来执行编程操作和读取操作，这会导致其操作速度复杂化。另夕卜，由于字线层和选择线层的堆叠结构具有较大的高度以提高存储器件的储存能力，因此堆叠结构可能会倾斜
技术实现思路
本专利技术的一个实施例涉及一种通过简单方法操作的三维非易失性存储器件。根据本专利技术的一个实施例的三维非易失性存储器件包括:多个位线；至少一个存储串行，所述至少一个存储串行沿着第一方向延伸、与所述位线耦接并且包括2N个存储串，其中N包括自然数；公共源极选择线，所述公共源极选择线被配置来控制包括在存储器块中的2N个存储串的源极选择晶体管；第一公共漏极选择线，所述第一公共漏极选择线被配置来控制包括在存储器块中的2N个存储串之中的第一存储串和第2N存储串的漏极选择晶体管；以及N-1个第二公共漏极选择线，所述N-1个第二公共漏极选择线被配置来控制除了所述第一存储串和所述第2N存储串之外的其余存储串之中的在第一方向上的相邻存储串的漏极选择晶体管。根据本专利技术的另一个实施例的三维非易失性存储器件包括:多个位线；至少一个存储串行，所述至少一个存储串行包括多个存储串且与所述位线耦接；多个公共源极选择线，所述多个公共源极选择线与包括在所述存储串行中的所述多个存储串之中的相邻存储串的源极选择晶体管耦接；以及多个公共漏极选择线，所述多个公共漏极选择线与包括在所述存储串行中的所述多个存储串之中的至少两个存储串的漏极选择晶体管耦接。根据本专利技术的另一个实施例的三维非易失性存储器件包括:沟道层，所述沟道层每个包括管道沟道层和与管道沟道层耦接的一对源极侧沟道层和漏极侧沟道层，其中所述沟道层沿着第一方向和与所述第一方向交叉的第二方向布置以具有分别与相邻沟道层的源极侧沟道层和漏极侧沟道层相邻的源极侧沟道层和漏极侧沟道层；公共源极选择线层，所述公共源极选择线层包围所述沟道层的源极侧沟道层之中的相邻源极侧沟道层，其中所述公共源极选择线层被形成在至少一个水平处；第一公共漏极选择线层，所述第一公共漏极选择线层包围位于存储器块的边缘处相邻的漏极侧沟道层，其中所述第一公共漏极选择线层被形成在至少一个水平处；以及第二公共漏极选择线层，所述第二公共漏极选择线层包围除了位于存储器块边缘处的漏极侧沟道层之外的沟道层的漏极侧沟道层之中的相邻漏极侧沟道层，其中所述第二公共漏极选择线层被形成在至少一个水平处。附图说明 图1是说明常规三维(3-D)非易失性存储器件的结构的立体图；图2是说明根据本专利技术的一个实施例的半导体器件的结构的立体图；图3A和图3B是说明根据本专利技术的第一实施例的半导体器件的结构的立体图；图4A和图4B是说明根据本专利技术的第二实施例的半导体器件的结构的图；图5A和5B是说明根据本专利技术的第三实施例的半导体器件的结构的图；图6A和图6B是说明本专利技术的第四实施例的半导体器件的结构的图；图7是根据本专利技术的第五实施例的半导体器件的单元阵列的布局图；图8是根据本专利技术的第六实施例的半导体器件的单元阵列的布局图；图9是根据本专利技术的第七实施例的半导体器件的单元阵列的布局图；图10是说明根据本专利技术的一个实施例的存储系统的配置的图；以及图11是说明根据本专利技术的一个实施例的计算系统的配置的图。具体实施方式下面将参照附图详细描述本专利技术的各种实施例。提供这些附图是为了使本领域技术人员能根据本专利技术的实施例实现和使用本专利技术。图2是说明根据本专利技术的一个实施例的半导体器件的结构的立体图。在图2中，出于图示的目的，未描述了层间绝缘层。如图2所示，根据本专利技术的一个实施例的半导体器件可以包括沟道层CH、公共源极选择线层C_SSL、第一公共漏极选择线层C_DSL1和第二公共漏极选择线层C_DSL2。每个沟道层CH可以包括管道沟道层P_CH和与管道沟道层P_CH耦接的一对源极侧沟道层S_CH和漏极侧沟道层0_01。每个沟道层CH可以具有U形。沟道层CH在第一方向1-1’和第二方向11-11’上布置以具有分别与相邻沟道层CH的源极侧沟道层S_CH和漏极侧沟道层D_CH相邻的源极侧沟道层S_CH和漏极侧沟道层0_01。这里，布置在第一方向1-1’上的沟道层CH可以形成单个存储串行且在两侧具有漏极侧沟道层D-CH。公共源极选择线层C_SSL可以包围沟道层CH的相邻源极侧沟道层S_CH。公共源极选择线层C_SSL可以形成在相同的水平上或者堆叠在不同的水平上。第一公共漏极选择线层C_DSL1可以包围位于存储器块的两个边缘处的沟道层CH的相邻漏极侧沟道层D_CH并且可以形成在相同的水平或堆叠在不同的水平。第二公共漏极选择线层C_DSL2可以包围沟道层CH的其他漏极侧沟道层D_CH。第二公共漏极选择线层C_DSL2可以形成在相同的水平或堆叠在不同的水平。另外，以第一方向1-1’的双行的形式布置的沟道层CH可以形成单个存储串行。这里，每个存储串可以沿第一方向1-1’延伸并且为锯齿图案。公共源极选择线层C_SSL可以包围第一方向1-1’上的相邻的沟道层CH的源极侧沟道层S_CH。公共源极选择线层C_SSL可以形成在同一水平上或者堆叠在不同的水平上。第一公共漏极选择线层C_DSL1可以包围位于存储器块的边缘处的沟道层CH的漏极侧沟道层0_01。第一公共漏极选择线层(:_051^1可以形成在同一水平上或者堆叠在不同的水平上。此外，第二公共漏极选择线层C_DSL2可以包围第一方向1-1’上的相邻的沟道层CH的漏极侧沟道层D_CH。第本文档来自技高网...

【技术保护点】
一种三维非易失性存储器件，包括：多个位线；至少一个存储串行，所述至少一个存储串行沿着第一方向延伸、与所述位线耦接并且包括2N个存储串，其中N包括自然数；公共源极选择线，所述公共源极选择线被配置来控制包括在存储器块中的2N个存储串的源极选择晶体管；第一公共漏极选择线，所述第一公共漏极选择线被配置来控制包括在存储器块中的2N个存储串之中的第一存储串和第2N存储串的漏极选择晶体管；以及N?1个第二公共漏极选择线，所述N?1个第二公共漏极选择线被配置来控制除了所述第一存储串和所述第2N存储串之外的其余存储串之中的在第一方向上的相邻存储串的漏极选择晶体管。

【技术特征摘要】
2012.01.31 KR 10-2012-00095331.一种三维非易失性存储器件，包括: 多个位线； 至少一个存储串行，所述至少一个存储串行沿着第一方向延伸、与所述位线耦接并且包括2N个存储串，其中N包括自然数； 公共源极选择线，所述公共源极选择线被配置来控制包括在存储器块中的2N个存储串的源极选择晶体管； 第一公共漏极选择线，所述第一公共漏极选择线被配置来控制包括在存储器块中的2N个存储串之中的第一存储串和第2N存储串的漏极选择晶体管；以及 N-1个第二公共漏极选择线，所述N-1个第二公共漏极选择线被配置来控制除了所述第一存储串和所述第2N存储串之外的其余存储串之中的在第一方向上的相邻存储串的漏极选择晶体管。2.如权利要求1所述的三维非易失性存储器件，其中，在读取操作中，所述公共源极选择线被激活，并且所述第一公共漏极选择线和第二公共漏极选择线之中的选中的公共漏极选择线被激活，而未选中的公共漏极选择线被去激活。3.如权利要求1所述的三维非易失性存储器件，其中，在编程操作中，所述公共源极选择线被去激活，且所述第一公共漏极选择线和第二公共漏极选择线之中的选中的公共漏极选择线被激活，而未选中的公共漏极选择线被去激活。4.一种三维非易失性存储器件，包括: 多个位线； 至少一个存储串行，所述至少一个存储串行包括多个存储串且与所述位线耦接；多个公共源极选择线，所述多个公共源极选择线与包括在所述存储串行中的所述多个存储串之中的相邻存储串的源极选择晶体管I禹接；以及 多个公共漏极选择线，所述多个公共漏极选择线与包括在所述存储串行中的所述多个存储串之中的至少两个存储串的漏极选择晶体管耦接。5.如权利要求4所述的三维非易失性存储器件，其中，相同的电压被施加至所述多个公共源极选择线。6.如权利要求5所述的三维非易失性存储器件，其中，在读取操作中，所述多个公共源极选择线被激活，并且所述多个公共漏极选择线之中的选中的公共漏极选择线被激活，而未选中的公共漏极选择线被去激活。7.如权利要求5所述的三维非易失性存储器件，其中，在编程操作中，所述多个公共源极选择线被去激活，并且所述多个公共漏极选择线之中的选中的公共漏极选择线被激活，而未选中的公共漏极选择线被去激活。8.如权利要求4所述的三维非易失性存储器件，其中，所述存储串行包括2N个存储串，其中N包括自然数，并且所述公共漏极选择线包括: 第一公共漏极选择线，所述第一公共漏极选择线与包括在存储器块中的2N个存储串之中的第一存储串和第2N存储串的漏极选择晶体管耦接；以及 N-1个第二公共漏极选择线，所述N-1个第二公共漏极选择线与除了所述第一存储串和所述第2N存储串之外的其余存储串之中的相邻存储串的漏极选择晶体管I禹接。9.如权利要求8所述的三维非易失性存储器件，其中，在读取操作中，所述多个公共源极选择线之中的选中的公共源极选择线被激活，而未选中的公共源极选择线被去激活，以及 所述第一公共漏极选择线和第二公共漏极选择线之中的选中的公共漏极选择线被激活，而未选中的公共漏极选择线被去激活。10.如权利要求8所述的三维非易失性存储器件，其中，在编程操作中，所述多个公共源极选择线被去激活，以及 所述第一公共漏极选择线和第二公共漏极选择线之中的选中的公共漏极选择线被激活，而未选中的公共漏极选择线被去激活。11.如权利要求4所述的三维非易失性存储器件，其中，所述存储串行包括6个存储串，并且所述公共漏极选择线包括: 第一公...

【专利技术属性】
技术研发人员：崔殷硕，安正烈，金世训，朴龙大，林仁根，吴政锡，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：