具有抗静电放电能力的功率半导体器件制造技术

本实用新型专利技术提供一种具有抗静电放电能力的功率半导体器件，包括：一功率半导体器件，由元胞阵列排布形成；第一端口、第二端口和第三端口，形成于所述功率半导体器件中；以及一个或多个电阻，所述三个端口中的任意一端口或多个端口分别连接一所述电阻。本实用新型专利技术通过功率半导体器件的三个端口中的任一端口或多个端口串联的电阻作为一种ESD防护组件来提升ESD能力，且串联电阻的大小通过对被保护器件版图结构稍作调整就能适应多种等级ESD需求，设计灵活度大。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于功率半导体器件静电放电
，尤其涉及一种具有抗静电放电能力的功率半导体器件。
技术介绍
静电放电(Electrostatic Discharge, ESD)是造成大多数电子组件受到破坏的重要因素，为了避免电子组件遭受破坏，电子工程师们想了很多应对策略，其中一个主流思想是对单个器件或者集成电路进行ESD设计，即通过加入ESD防护组件来保护需要被保护的器件或者集成电路。被广泛采用的ESD防护组件有二极管(Diode)、双极型晶体管(NPN/PNP)、金属-氧化物-半导体场效应晶体管(MOSFET)、硅控整流器(SCR)等。Edward John Coyne等人提出一种静电防护组件(参见文献1:Edward JohnCoyneet al, ELECTROSTATIC PROTECTION DEVICE, In May 5,2011, US2011/0101444A1, UnitedStates Patent),通过引入纵向NPN作为ESD保护组件,来提高抗ESD能力。另外,Sh1-TronLin等人提出一种闭合栅MOSFET结构(参见文献2:Sh1-Tron Lin et al, DISTRIBUTEDMOSFET STRUCTURE WITHENCLOSED GATE FOR IMPROVED TRANSISTOR SIZE/LAYOUTAREARAT10 AND UNIFORM ESD TRIGGERING, In Dec 14，1999，US6, 002，156，United StatesPatent)，通过分布的闭合栅MOSFET结构作为ESD防护组件来提高抗ESD能力。然而，这些ESD防护组件的形成相对比较复杂，且需要额外的掩膜版，在提升ESD能力的同时也增加了成本。因此，需要提出一种新的功率半导体器件，以解决现有技术中ESD防护组件为提高抗ESD能力而需额外增加掩膜版，且形成相对比较复杂的问题。
技术实现思路
本技术的目的在于提供一种具有抗静电放电能力的功率半导体器件，以便将串联的电阻作为一种ESD防护组件，来提升ESD能力。为解决上述问题，本技术提供一种具有抗静电放电能力的功率半导体器件，包括:一功率半导体器件，由兀胞阵列排布形成；第一端口、第二端口和第三端口，形成于所述功率半导体器件中；以及一个或多个电阻，所述三个端口中的任意一端口或多个端口分别连接一所述电阻。进一步的，所述功率半导体器件为MOSFET、IGBT、双极型晶体管中的任意一种或由MOSFET、IGBT和双极型晶体管衍生出来的功率半导体器件；其中，所述功率半导体器件为MOSFET时，所述MOSFET的第一端口、第二端口和第三端口分别对应栅极端、源极端和漏极端；所述功率半导体器件为IGBT时，所述IGBT的第一端口、第二端口和第三端口分别对应栅极端、发射极端和集电极端；所述功率半导体器件为双极型晶体管时，所述双极型晶体管的第一端口、第二端口和第三端口分别对应基极端、发射极端和集电极端。进一步的，所述元胞包括:一外延层；一第二型轻掺杂区，形成于所述外延层中；第一型重掺杂区和第二型重掺杂区，分别形成于所述第二型轻掺杂区中；重掺杂区短接孔，形成于所述第一型重掺杂区和第二型重掺杂区上；栅介质层，形成于外延层、紧邻外延层的第二型轻掺杂区及紧邻第二型轻掺杂区的部分第一型重掺杂区的表面上；第一多晶硅条，形成于所述栅介质层上。优选的，所述具有抗静电放电能力的功率半导体器件包括第一端口，设置在与所述第一多晶硅条一端连接的第二多晶硅条上，所述第二多晶硅条形成于所述栅介质层上；以及栅极，形成于所述第一端口以外的第二多晶硅条上，所述第二多晶硅条为第一端口连接的电阻，所述第一端口与栅极无直接电气连接关系。进一步的，所述第二多晶硅条具有根据抗静电放电能力的需求而调整的宽度和/或间距。优选的，所述具有抗静电放电能力的功率半导体器件包括第二端口，设置在所述第一型重掺杂区上；以及源极或发射极，形成于所述重掺杂区短接孔上，所述第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为第二端口连接的电阻。进一步的，所述第一型重掺杂区和第二型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距和/或所述重掺杂区短接孔和第一型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距。优选的，所述具有抗静电放电能力的功率半导体器件包括第一端口与栅极，所述第一端口设置在与所述第一多晶硅条一端连接的第二多晶硅条上，所述第二多晶硅条形成在所述栅介质层上，所述栅极形成于所述第一端口以外的第二多晶硅条上，所述第二多晶硅条为第一端口连接的电阻，所述第一端口与栅极无直接电气连接关系；以及第二端口与源极或发射极，所述第二端口设置在所述第一型重掺杂区上，所述源极或发射极形成于所述重掺杂区短接孔上，所述第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为第二端口连接的电阻。进一步的，所述第二多晶硅条具有根据抗静电放电能力的需求而调整的宽度和/或间距；所述第一型重掺杂区和第二型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距和/或所述重掺杂区短接孔和第一型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距。与现有技术相比，本技术通过在功率半导体器件的三个端口中的任意一端口或多个端口中引入串联电阻作为一种ESD防护组件，来提升ESD能力，不仅对提升ESD能力非常有效，且电阻的形成无需额外增加掩膜版和工艺流程，有效降低了成本。同时，电阻大小可通过对被保护器件版图结构稍作调整，就能适应多种等级ESD需求，设计灵活度大。附图说明图1为本技术具有抗静电放电能力的功率半导体器件的制造方法的框架示意图；图2A至图2C为本技术具有抗静电放电能力的功率半导体器件的结构示意图；图3至图5为本技术实施例一中具有抗静电放电能力的功率半导体器件的栅极端串联条形电阻形成栅极的圆形阵列版图结构；图6为图5所示的VDMOS的栅极端串联条形电阻形成栅极的制造方法的框图；图7为图6所示的VDMOS的栅极端串联条形电阻形成栅极的制造方法的测试结果示意图；图8至图9为本技术实施例二中具有抗静电放电能力的功率半导体器件的源极端串联条形电阻形成源极的圆形阵列版图结构；图10为图8所示的VDMOS的源极端串联条形电阻形成源极的制造方法的框图；图11为图10所示的VDMOS的源极端串联条形电阻形成源极的制造方法的测试结果示意图；图12为本技术实施例三中具有抗静电放电能力的功率半导体器件的栅极端和源极端同时分别串联电阻形成栅极和源极的圆形阵列版图结构；图13至图14为本技术实施例四中具有抗静电放电能力的功率半导体器件的源极端(或栅极端、源极端同时)串联方形电阻形成源极(或栅极、源极)的方形阵列版图结构；图15至图16为本技术实施例五中具有抗静电放电能力的功率半导体器件源极端(或栅极端、源极端同时)串联六边形电阻形成源极(或栅极、源极)的六边形阵列版图结构；图17至图18为本技术实施例六中具有抗静电放电能力的功率半导体器件源极端(或栅极端、源极端同时)串联六边形电阻形成源极(或栅极、源极)的方形阵列版图结构；图19至图20为本技术实施例七中具有本文档来自技高网...

【技术保护点】
一种具有抗静电放电能力的功率半导体器件，包括：一功率半导体器件，由元胞阵列排布形成；第一端口、第二端口和第三端口，形成于所述功率半导体器件中；以及一个或多个电阻，所述三个端口中的任意一端口或多个端口分别连接一所述电阻。

【技术特征摘要】
1.一种具有抗静电放电能力的功率半导体器件，包括: 一功率半导体器件，由元胞阵列排布形成； 第一端口、第二端口和第三端口，形成于所述功率半导体器件中；以及 一个或多个电阻，所述三个端口中的任意一端口或多个端口分别连接一所述电阻。2.如权利要求1所述的具有抗静电放电能力的功率半导体器件，其特征在于，所述功率半导体器件为MOSFET、IGBT、双极型晶体管中的任意一种或由MOSFET、IGBT和双极型晶体管衍生出来的功率半导体器件；其中，所述功率半导体器件为MOSFET时，所述MOSFET的第一端口、第二端口和第三端口分别对应栅极端、源极端和漏极端；所述功率半导体器件为IGBT时，所述IGBT的第一端口、第二端口和第三端口分别对应栅极端、发射极端和集电极端；所述功率半导体器件为双极型晶体管时，所述双极型晶体管的第一端口、第二端口和第三端口分别对应基极端、发射极端和集电极端。3.如权利要求2所述的具有抗静电放电能力的功率半导体器件，其特征在于，所述元胞包括: 一外延层； 一第二型轻掺杂区，形成于所述外延层中； 第一型重掺杂区和第二型重掺杂区，分别形成于所述第二型轻掺杂区中； 重掺杂区短接孔，形成于所述第一型重掺杂区和第二型重掺杂区上； 栅介质层，形成于外延层、紧邻外延层的第二型轻掺杂区及紧邻第二型轻掺杂区的部分第一型重掺杂区的表面上； 第一多晶硅条，形成于所述栅介质层`上。4.如权利要求3所述的具有抗静电放电能力的功率半导体器件，其特征在于，包括: 第一端口，设置在与所述第一多晶硅条一端连接的第二多晶硅条上，所述第二多晶硅条形成在所述栅介质层上；以及 栅极，形成于所述第一端口以外的第二多晶硅条上，所述第二多晶硅条为第一端口连接的电阻，所述第一...

【专利技术属性】
技术研发人员：叶俊，张邵华，
申请(专利权)人：杭州士兰微电子股份有限公司，
类型：实用新型
国别省市：