静电放电保护电路制造技术
【技术实现步骤摘要】
静电放电保护电路
本专利技术涉及静电放电保护，并且具体涉及用于保护电路免受由于静电放电事件引起的损害的电路。
技术介绍
集成电路常常暴露于潜在损害的静电电荷。例如，制作期间，集成电路晶片可暴露于电荷。这种电荷可来自于产生带电颗粒的等离子蚀刻技术或其他工艺。作为另一例子，当工人无意中触摸电路封装上的暴露引脚，或当该封装由于封装在托盘中的移动而带静电电荷时，封装集成电路可暴露于电荷。这些静电电荷能够损害集成电路上的敏感电路。例如，当暴露于过大电流时，集成电路上的晶体管或其他电元件就能受到损害。为了降低静电电荷对敏感电路的影响，集成电路可具有静电放电保护电路。传统的静电放电保护电路包括多晶硅电阻器，其提供期望的电阻值。随着集成装置朝着更高级技术节点攀登(即28nm及更高的互补金属氧化半导体工艺)，制作设计规则对多晶硅电阻的布置产生限制。结果，在这类集成电路中形成的多晶硅电阻可提供非常大的电阻值，并且因此不能够提供足够的静电放电保护。
技术实现思路
集成电路可包括静电放电(ESD)保护电路。ESD保护电路可为部分用于驱动芯片外信号的输出驱动器电路。ESD保护电路可关联各自的输...
【技术保护点】
电路，其包含：晶体管，其具有源极区域、漏极区域以及栅极区域；第一多个导电带，其每个都连接至所述漏极区域，并且其每个都穿过所述源极区域、所述漏极区域和所述栅极区域中的至少一些；以及第二多个导电带，其与所述第一多个导电带交错，其中所述第二多个导电带中的每个都连接至所述源极区域，并且所述第二多个导电带中的每个都穿过所述源极区域、所述漏极区域以及所述栅极区域中的至少一些。
【技术特征摘要】
1.静电放电保护电路，其包含：晶体管，其具有形成在衬底上的源极区域、漏极区域以及栅极区域；第一多个导电带，其每个都连接至所述漏极区域，并且其每个都穿过至少一些所述源极区域、所述漏极区域和所述栅极区域；第二多个导电带，其与所述第一多个导电带交错，其中所述第二多个导电带中的每个都连接至所述源极区域，并且所述第二多个导电带中的每个都穿过至少一些所述源极区域、所述漏极区域以及所述栅极区域；以及形成在所述衬底上的介质叠，其中所述介质叠包括交替金属布线层和通孔层，并且其中所述第一多个导电带和所述第二多个导电带形成在所述介质叠中的相同金属布线层中。2.根据权利要求1所述的静电放电保护电路，其中所述晶体管包含n沟道晶体管，所述电路进一步包含p沟道晶体管，其中所述n沟道晶体管和所述p沟道晶体管在正电源端子和接地端子之间串联连接，并且形成具有输出的反相器。3.根据权利要求2所述的静电放电保护电路，其进一步包含输入-输出引脚，所述输出连接所述输入-输出引脚。4.根据权利要求3所述的静电放电保护电路，其中所述漏极区域完全由硅化物覆盖，并且其中所述源极区域完全由硅化物覆盖。5.静电放电保护电路，其包含：第一晶体管源极-漏极区域；第二晶体管源极-漏极区域；栅极区域，其插入所述第一晶体管源极-漏极区域和所述第二晶体管源极-漏极区域之间，其中所述第一晶体管源极-漏极区域、所述第二晶体管源极-漏极区域和所述栅极区域形成晶体管的部分；以及导电路径，其电连接到所述第一晶体管源极-漏极区域，并且交迭至少一些所述第一晶体管源极-漏极区域、至少一些所述第二晶体管源极-漏极区域和至少一些所述栅极区域，其中所述导电路径包括：第一导体带，其穿过至少一些所述第一晶体管源极-漏极区域、所述第二晶体管源极-漏极区域和所述栅极区域；以及第二导体带，其垂直于所述第一导体带并且穿过至少一些所述栅极区域，并且其中所述第一导体带具有：第一末端，所述第一末端连接至所述第一晶体管源极-漏极区域；以及第二末端，所述第二末端仅使用一个导电通孔连接至所述第二导体带。6.根据权利要求5所述的静电放电保护电路，其中所述第一导体带和所述第二导体带在集成电路介质叠中的不同金属布线层中形成。7.根据权利要求5所述的静电放电保护电路，其中所述导电路径包括至少一个附加通孔，其将所述第一晶体管源极-漏极区域连接到所述第二导体带。8.根据权利要求7所述的静电放电保护电路，其中所述第一导体带包含多条并联导体带中的一条，其中所述多条并联导体带中的每条都穿过至少一些所述第一晶体管源极-漏极...
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。