静电放电保护电路制造技术

本发明专利技术提供具有静电放电(ESD)保护电路的集成电路。ESD保护电路不包括多晶硅电阻。ESD保护电路可包括n沟道晶体管，其在输出节点与接地端子之间并联连接，其中输出节点连接至输入/输出引脚。n沟道晶体管可每个都具有漏极端子和源极端子，前者通过第一金属路径耦合至输出节点，后者通过第二金属路径耦合至接地端子。可在各自的n沟道晶体管的栅极端子之上布线第一和第二金属路径，从而提供足够的电阻。第一和第二金属路径可在ESD保护电路中提供期望的下拉电阻，以便ESD电路能够降低通过每个n沟道晶体管的足够电流，从而保护内部电路在ESD事件中不受损害。

【技术实现步骤摘要】
静电放电保护电路
本专利技术涉及静电放电保护，并且具体涉及用于保护电路免受由于静电放电事件引起的损害的电路。
技术介绍
集成电路常常暴露于潜在损害的静电电荷。例如，制作期间，集成电路晶片可暴露于电荷。这种电荷可来自于产生带电颗粒的等离子蚀刻技术或其他工艺。作为另一例子，当工人无意中触摸电路封装上的暴露引脚，或当该封装由于封装在托盘中的移动而带静电电荷时，封装集成电路可暴露于电荷。这些静电电荷能够损害集成电路上的敏感电路。例如，当暴露于过大电流时，集成电路上的晶体管或其他电元件就能受到损害。为了降低静电电荷对敏感电路的影响，集成电路可具有静电放电保护电路。传统的静电放电保护电路包括多晶硅电阻器，其提供期望的电阻值。随着集成装置朝着更高级技术节点攀登(即28nm及更高的互补金属氧化半导体工艺)，制作设计规则对多晶硅电阻的布置产生限制。结果，在这类集成电路中形成的多晶硅电阻可提供非常大的电阻值，并且因此不能够提供足够的静电放电保护。
技术实现思路
集成电路可包括静电放电(ESD)保护电路。ESD保护电路可为部分用于驱动芯片外信号的输出驱动器电路。ESD保护电路可关联各自的输入-输出引脚，电流可通过后者在静电放电事件期间流进集成电路装置。ESP保护电路可包括多个n沟道晶体管，其在输出节点和接地端子之间并联连接。输出节点可连接至关联该ESD保护电路的输入/输出(I/O)引脚。可在衬底(例如硅衬底)中形成n沟道晶体管。ESD保护电路中的每个n沟道晶体管都可具有：栅极；漏极端子，其通过第一组金属路径连接至输出节点；源极端子，其通过第二组金属路径连接至接地端子。第一和第二组金属路径在ESD保护电路的下拉电流路径中提供期望的电阻，以便足够的电流可流经ESD保护电路，而不损害装置上的内部敏感电路。可不使用多晶硅电阻器形成ESD保护电路。ESD保护电路中的邻近n沟道晶体管可共享虚拟结构(dummystructure)，后者用于满足密度要求。可不使用电阻多晶硅掩模(有时称为硅化物块掩模)形成ESD保护电路，因为金属路径能够提供足够的下拉电阻。在一种适当的布置中，ESD保护电路中的n沟道晶体管关于彼此镜像(例如，邻近n沟道晶体管的漏极扩散区域仅由单一虚拟多晶硅结构分离，而邻近n沟道晶体管的源极扩散区域仅由单一虚拟多晶硅结构分离)。在该镜像构造中，可使用在M1金属布线层(例如，最接近衬底的金属布线层)中形成的第一组金属路径使两个邻近n沟道晶体管的漏极端子短路，而可使用第二组金属路径使两个邻近n沟道晶体管的源极端子短路。可将第一组金属路径中的金属路径布线(折叠)在两个相邻晶体管的栅极上，其中两个相邻晶体管的漏极端子相连。可将第二组金属路径中的金属路径布线(折叠)在两个相邻晶体管的栅极上，其中两个相邻晶体管的源极端子短路。可使用布线在更高金属布线层(例如，M1金属层之上的金属布线层)上的金属将第一组金属路径短路。可使用在更高金属布线层布线的金属将第二组金属短路。使用该交错金属布线布置形成金属路径可为ESD保护电路提供期望的下拉电阻。在另一适当布置中，ESD保护电路中的n沟道晶体管不关于彼此镜像(例如，给定晶体管的漏极扩散区域和临近晶体管的源极扩散区域由单一虚拟结构分离)。在该非镜像构造中，第一组金属路径可连接至给定晶体管的漏极扩散区域，而第二组金属路径可连接至给定晶体管的源极扩散区域。可将第一和第二组金属路径中的金属路径布线(折叠)在给定晶体管的栅极端子上。可使用在更高金属布线层上布线的金属将第一组金属路径短路。可使用在更高金属布线层上布线的金属将第二组金属路径短路。使用该折叠金属布线布置形成金属路径可为ESD保护电路提供期望的下拉电阻。通过附图和以下详细说明，本专利技术的进一步特征、其特点和各种优点将变得明显。附图说明图1示出具有依照本专利技术实施例的静电放电保护电路的例示性集成电路图。图2示出作为依照本专利技术实施例的部分集成电路输出驱动器的例示性静电放电保护电路的电路图。图3示出具有多晶硅电阻器的传统静电放电保护电路的顶视图。图4示出依照本专利技术实施例的静电放电保护电路的例示性电路实施例的示意图。图5和图6示出依照本专利技术的例示性静电放电保护电路的顶视图。图7示出依照本专利技术的实施例，在形成图5和图6的静电放电保护电路中包含的例示性步骤图。图8示出依照本专利技术的实施例，流过输入/输出引脚的电流可如何作为输入/输出引脚的电压的函数变化。具体实施方式集成电路常常招致静电电荷。例如，如果人无意触摸集成电路的输入/输出(I/O)引脚，集成电路内的装置可通过人的皮肤而招致静电电荷。也可在集成电路制作期间或搬运期间逐渐增大静电电荷。静电放电事件期间发展的大电流可损害集成电路上的电路。例如，人体能够通过集成电路的I/O引脚释放多达1.5A的电流，而在处理、测试、搬运和运行期间通过I/O引脚发展的不良静电电荷能够发展到多达8A的电流。这涉及保护集成电路免受静电电荷不良影响的方法，并且特别地，涉及这样的电路，其用于防止敏感电路和装置由于暴露于不良的高电压和电流而受损害。其可用于保护由任何适当的集成电路组件，如晶体管、二极管、电阻、电容、电感等等形成的电路。图1示出这样的集成电路，其包括在衬底中形成的数字和模拟电路12以及其他电路。该衬底可为例如p型硅衬底。集成电路10可包括存储器片、数字信号处理电路、微处理器、应用程序专用集成电路、可编程集成电路或其他适当的集成电路。如图1所示，集成电路10可包括输入/输出(I/O)电路，例如沿集成电路10的每个边缘形成的I/O电路16。电路16可用于使信号离开装置10，并且用于通过I/O引脚14从其他装置接收信号。电路16可包括静电放电(ESD)保护电路，例如ESD保护电路18和其他I/O电路，其允许集成电路10通过引脚14与外部(芯片外)组件通信。ESD保护电路18可用于限制流过引脚14的静电(噪声)电流量。限制能够通过引脚14流进装置10的电流量可保护装置10上的敏感电路(例如数字和模拟电路12)免受静电放电事件引起的损害。因此，有时ESD保护电路18可称为ESD箝位电路。如图1所示，也可在装置10的核心(例如，在中心附近并且与电路12交错)形成ESD保护电路18的条纹。图2为示出ESD保护电路28的电路图。在图2的例子中，电路12表示集成电路10上的敏感内部电路。电路19可为反相器，其用作电路12的输出驱动器。反相器19可包括p沟道金属氧化物半导体(PMOS)晶体管，如晶体管30，以及n沟道金属氧化物半导体(NMOS)晶体管，如晶体管28。晶体管28可用作ESD保护电路。反相器19可由在正电源端子24接收的正电源电压Vcc以及在接地电源端子26接收的地电压Vss供电。在正常运行中，电路12可向节点22(即反相器19的输入端，其连接晶体管28和30的栅极)提供输出信号。反相器19可转化在节点22提供的输出信号，从而在输出节点27产生输出信号的转换版本。可在箭头32所示的方向通过引脚14将在27提供的转换输出信号提供给外部设备(例如，参见图2)。如图2所示，也可将另外的电路，如电路12′连接至输出节点27。电路28可用于起ESD保护电路的作用。例如，在处理、测试、搬运和其他操作期间产生的静本文档来自技高网...

【技术保护点】
电路，其包含：晶体管，其具有源极区域、漏极区域以及栅极区域；第一多个导电带，其每个都连接至所述漏极区域，并且其每个都穿过所述源极区域、所述漏极区域和所述栅极区域中的至少一些；以及第二多个导电带，其与所述第一多个导电带交错，其中所述第二多个导电带中的每个都连接至所述源极区域，并且所述第二多个导电带中的每个都穿过所述源极区域、所述漏极区域以及所述栅极区域中的至少一些。

【技术特征摘要】
1.静电放电保护电路，其包含：晶体管，其具有形成在衬底上的源极区域、漏极区域以及栅极区域；第一多个导电带，其每个都连接至所述漏极区域，并且其每个都穿过至少一些所述源极区域、所述漏极区域和所述栅极区域；第二多个导电带，其与所述第一多个导电带交错，其中所述第二多个导电带中的每个都连接至所述源极区域，并且所述第二多个导电带中的每个都穿过至少一些所述源极区域、所述漏极区域以及所述栅极区域；以及形成在所述衬底上的介质叠，其中所述介质叠包括交替金属布线层和通孔层，并且其中所述第一多个导电带和所述第二多个导电带形成在所述介质叠中的相同金属布线层中。2.根据权利要求1所述的静电放电保护电路，其中所述晶体管包含n沟道晶体管，所述电路进一步包含p沟道晶体管，其中所述n沟道晶体管和所述p沟道晶体管在正电源端子和接地端子之间串联连接，并且形成具有输出的反相器。3.根据权利要求2所述的静电放电保护电路，其进一步包含输入-输出引脚，所述输出连接所述输入-输出引脚。4.根据权利要求3所述的静电放电保护电路，其中所述漏极区域完全由硅化物覆盖，并且其中所述源极区域完全由硅化物覆盖。5.静电放电保护电路，其包含：第一晶体管源极-漏极区域；第二晶体管源极-漏极区域；栅极区域，其插入所述第一晶体管源极-漏极区域和所述第二晶体管源极-漏极区域之间，其中所述第一晶体管源极-漏极区域、所述第二晶体管源极-漏极区域和所述栅极区域形成晶体管的部分；以及导电路径，其电连接到所述第一晶体管源极-漏极区域，并且交迭至少一些所述第一晶体管源极-漏极区域、至少一些所述第二晶体管源极-漏极区域和至少一些所述栅极区域，其中所述导电路径包括：第一导体带，其穿过至少一些所述第一晶体管源极-漏极区域、所述第二晶体管源极-漏极区域和所述栅极区域；以及第二导体带，其垂直于所述第一导体带并且穿过至少一些所述栅极区域，并且其中所述第一导体带具有：第一末端，所述第一末端连接至所述第一晶体管源极-漏极区域；以及第二末端，所述第二末端仅使用一个导电通孔连接至所述第二导体带。6.根据权利要求5所述的静电放电保护电路，其中所述第一导体带和所述第二导体带在集成电路介质叠中的不同金属布线层中形成。7.根据权利要求5所述的静电放电保护电路，其中所述导电路径包括至少一个附加通孔，其将所述第一晶体管源极-漏极区域连接到所述第二导体带。8.根据权利要求7所述的静电放电保护电路，其中所述第一导体带包含多条并联导体带中的一条，其中所述多条并联导体带中的每条都穿过至少一些所述第一晶体管源极-漏极...

【专利技术属性】
技术研发人员：B·延森，C·Y·朱，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：