【技术实现步骤摘要】
本专利技术涉及集成电路，具体涉及一种延迟锁相环电路以及多相位时钟信号占空比调整方法。
技术介绍
1、通常，时钟信号被广泛用作用于同步半导体装置的操作时序的信号。当从外部装置施加的时钟信号被用于半导体装置内部时，可产生由内部电路引起的时延或时钟偏差。延迟锁相环(delay locked loop，dll)电路可通过补偿这种时延以执行同步内部时钟信号和外部时钟信号的功能。具体地讲，dll电路在需要用于时钟信号的同步操作的同步存储器装置(例如，同步动态随机存取存储器(sdram))中被广泛使用。
2、但是，在大多数应用中，不仅要求内部时钟信号和外部时钟信号具有相同的频率，而且要求他们具有相同的占空比(duty cycle)，且在大多数时候要求占空比能够维持在50％。dll电路通常包括相位检测器、电荷泵、环路滤波器和压控延迟线(vcdl)，压控延迟线的输入为50％占空比的时钟信号，随着半导体装置的操作速度的增加，经过多级延迟单元后，时钟信号会发生失真以致时钟信号的占空比无法被维持在50％的现象经常发生，这会导致使用时钟信号的上升沿和下降沿二者的双倍数据速率(ddr)sdram的异常操作。因此，在很多应用下要求dll电路不仅能够执行同步时钟信号的锁相，还应执行占空比校正(dcc)的操作，但是这些方案都需要额外的电路设计来修正延迟线产生的占空比变化，增加了电路成本和功耗。并且，在dcc和锁相同时被执行的情况下，dcc可能会影响锁相，导致操作错误。
技术实现思路
1、为了解决上述技术
2、根据本专利技术的一方面，提供了一种延迟锁相环电路，包括：脉宽调整电路，用于将输入时钟信号转换为参考时钟信号，所述参考时钟信号的脉宽小于所述输入时钟信号的脉宽；压控延迟线，接收所述参考时钟信号和控制信号，并且根据所述参考时钟信号和所述控制信号生成所述参考时钟信号的多个延迟时钟信号，并将多个延迟时钟信号中相位差360°的两个延迟时钟信号作为反馈信号反馈至控制环路；控制环路，接收所述反馈信号，并根据所述反馈信号，输出所述控制信号至所述压控延迟线；以及脉宽恢复电路，接收所述多个延迟时钟信号，并根据每两个相位差180°的延迟时钟信号生成具有第一占空比的多个输出时钟信号。
3、可选地，所述脉宽调整电路包括：第一d触发器，具有用于接收电源电压的第一输入端、用于接收所述输入时钟信号的第一时钟端、用于输出所述参考时钟信号的第一输出端以及第一复位端；以及延时器，用于对所述参考时钟信号进行延时以得到施加至所述第一d触发器的所述第一复位端的复位信号。
4、可选地，所述脉宽调整电路还包括：第一缓冲器，与所述第一d触发器的所述第一输出端连接，用于对所述参考时钟信号进行缓冲输出。
5、可选地，所述脉宽调整电路配置为通过设置所述第一d触发器的内部延时以及所述延时器提供的延时来控制所述参考时钟信号的所述第二占空比。
6、可选地，所述脉宽恢复电路包括多个脉宽恢复单元，其中，每个脉宽恢复单元的输入用于接收所述多个延迟时钟信号中的具有相位差为180°的第一延迟时钟信号和第二延迟时钟信号，根据所述第一延迟时钟信号和第二延迟时钟信号进行增频以得到倍频信号，并对所述倍频信号进行所述二分频处理以得到所述第一延迟时钟信号和第二延迟时钟信号对应的输出时钟信号。
7、可选地，每个所述脉宽恢复单元包括：或门电路，其输入用于接收所述第一延迟时钟信号和第二延迟时钟信号，其输出用于输出所述倍频信号；第二d触发器，具有用于接收电源电压的第二输入端、用于接收所述第一延迟时钟信号的反相信号的第二时钟端以及用于输出第二触发器信号的第二输出端；第三d触发器，具有用于接收电源电压的第三输入端、用于接收所述第二延迟时钟信号的反相信号的第三时钟端以及用于输出第三触发器信号的第三输出端；第四d触发器，具有用于接收所述第二触发器信号的第二复位端、用于接收所述倍频信号的第四时钟端、彼此短接的第四输入端和第一负输入端以及用于提供所述第一延迟时钟信号对应的输出时钟信号的第一正输出端；第五d触发器，具有用于接收所述第三触发器信号的第三复位端、用于接收所述倍频信号的第五时钟端、彼此短接的第五输入端和第二负输入端以及用于提供所述第二延迟时钟信号对应的输出时钟信号的第二正输出端。
8、可选地，每个所述脉宽恢复单元还包括：第一反相器，用于接收第一延迟时钟信号，并输出所述第一延迟时钟信号的反相信号；第二反相器，用于接收第二延迟时钟信号，并输出所述第二延迟时钟信号的反相信号；第二缓冲器，与所述第四d触发器的第一正输出端连接，用于对所述第一延迟时钟信号对应的输出时钟信号进行缓冲输出；以及第三缓冲器，与所述第五d触发器的第二正输出端连接，用于对所述第二延迟时钟信号对应的输出时钟信号进行缓冲输出。
9、可选地，所述第四d触发器的第二复位端以及所述第五d触发器的第三复位端配置为低电平时触发复位，在高电平时使能工作。
10、可选地，所述第四d触发器和所述第五d触发器配置为分别在所述第二触发器信号和所述第三触发器信号为高电平时使能工作，并在所述倍频信号的上升沿触发翻转，以分别得到所述第一延迟时钟信号和第二延迟时钟信号对应的输出时钟信号。
11、可选地，所述脉宽恢复电路配置为根据每两个相位差180°的延迟时钟信号的触发边沿，触发对应的每两个相位差180°的输出时钟信号翻转，且每两个相位差180°的延迟时钟信号的触发边沿的时间间隔为对应的每两个相位差180°的输出时钟信号的半周期。
12、可选地，所述脉宽恢复电路输出的多个输出时钟信号依次延迟1/n个周期，其中n表示输入到所述脉宽恢复电路的所述多个延迟时钟信号的数量，且n为大于等于2的整数。
13、可选地，所述控制环路包括鉴相器、电荷泵以及滤波器，其中，所述鉴相器用于将所述多个延迟时钟信号中的具有360°相位差的第三和第四延迟时钟信号进行比较，以生成所述电荷泵的充电控制信号或放电控制信号，所述电荷泵用于根据所述充电控制信号或放电控制信号生成电流输出信号，所述滤波器用于根据所述电流输出信号生成用于控制所述压控延迟线的延迟时间的直流电压。
14、可选地，所述滤波器为低通滤波器。
15、可选地，所述第一占空比等于50％。
16、可选地，所述输入时钟信号的占空比与所述输出时钟信号的占空比相同或不同。
17、可选地，所述多个延迟时钟信号依次延迟1/n个周期，其中n表示输入到所述脉宽恢复电路的所述多个延迟时钟信号的数量，且n为大于等于2的整数。
18、根据本专利技术的另一方面，提供一种多相位时钟信号占空比调整方法，包括：将输入时钟信号转换为参考时钟信号，所述参考时钟信号的脉宽小于所述输入时钟信号的脉宽；根据所述参考时钟信号和控制信号生成所述参考时钟信号的多个延迟时钟信号，并将本文档来自技高网...
【技术保护点】
1.一种延迟锁相环电路，其特征在于，包括：
2.根据权利要求1所述的延迟锁相环电路，其特征在于，所述脉宽调整电路包括：
3.根据权利要求2所述的延迟锁相环电路，其特征在于，所述脉宽调整电路还包括：
4.根据权利要求2所述的延迟锁相环电路，其特征在于，所述脉宽调整电路配置为通过设置所述第一D触发器的内部延时以及所述延时器提供的延时来控制所述参考时钟信号的所述第二占空比。
5.根据权利要求1所述的延迟锁相环电路，其特征在于，所述脉宽恢复电路包括多个脉宽恢复单元，
6.根据权利要求5所述的延迟锁相环电路，其特征在于，每个所述脉宽恢复单元包括：
7.根据权利要求6所述的延迟锁相环电路，其特征在于，每个所述脉宽恢复单元还包括：
8.根据权利要求6所述的延迟锁相环电路，其特征在于，所述第四D触发器的第二复位端以及所述第五D触发器的第三复位端配置为低电平时触发复位，在高电平时使能工作。
9.根据权利要求8所述的延迟锁相环电路，其特征在于，所述第四D触发器和所述第五D触发器配置为分别在所述第二触发器信
10.根据权利要求1所述的延迟锁相环电路，其特征在于，所述脉宽恢复电路配置为根据每两个相位差180°的延迟时钟信号的触发边沿，触发对应的每两个相位差180°的输出时钟信号翻转，且每两个相位差180°的延迟时钟信号的触发边沿的时间间隔为对应的每两个相位差180°的输出时钟信号的半周期。
11.根据权利要求10所述的延迟锁相环电路，其特征在于，所述脉宽恢复电路输出的多个输出时钟信号依次延迟1/N个周期，其中N表示输入到所述脉宽恢复电路的所述多个延迟时钟信号的数量，且N为大于等于2的整数。
12.根据权利要求1所述的延迟锁相环电路，其特征在于，所述控制环路包括鉴相器、电荷泵以及滤波器，
13.根据权利要求12所述的延迟锁相环电路，其特征在于，所述滤波器为低通滤波器。
14.根据权利要求1所述的延迟锁相环电路，其特征在于，所述第一占空比等于50％。
15.根据权利要求1所述的延迟锁相环电路，其特征在于，所述输入时钟信号的占空比与所述输出时钟信号的占空比相同或不同。
16.根据权利要求1所述的延迟锁相环电路，其特征在于，所述多个延迟时钟信号依次延迟1/N个周期，其中N表示输入到所述脉宽恢复电路的所述多个延迟时钟信号的数量，且N为大于等于2的整数。
17.一种多相位时钟信号占空比调整方法，其特征在于，包括：
18.根据权利要求17所述的多相位时钟信号占空比调整方法，其特征在于，所述根据每两个相位差180°的延迟时钟信号生成具有第一占空比的输出时钟信号包括：
19.根据权利要求18所述的多相位时钟信号占空比调整方法，其特征在于，所述根据每两个相位差180°的延迟时钟信号生成具有第一占空比的输出时钟信号包括：
20.根据权利要求17所述的多相位时钟信号占空比调整方法，其特征在于，所述第一占空比等于50％。
...【技术特征摘要】
1.一种延迟锁相环电路，其特征在于，包括：
2.根据权利要求1所述的延迟锁相环电路，其特征在于，所述脉宽调整电路包括：
3.根据权利要求2所述的延迟锁相环电路，其特征在于，所述脉宽调整电路还包括：
4.根据权利要求2所述的延迟锁相环电路，其特征在于，所述脉宽调整电路配置为通过设置所述第一d触发器的内部延时以及所述延时器提供的延时来控制所述参考时钟信号的所述第二占空比。
5.根据权利要求1所述的延迟锁相环电路，其特征在于，所述脉宽恢复电路包括多个脉宽恢复单元，
6.根据权利要求5所述的延迟锁相环电路，其特征在于，每个所述脉宽恢复单元包括：
7.根据权利要求6所述的延迟锁相环电路，其特征在于，每个所述脉宽恢复单元还包括：
8.根据权利要求6所述的延迟锁相环电路，其特征在于，所述第四d触发器的第二复位端以及所述第五d触发器的第三复位端配置为低电平时触发复位，在高电平时使能工作。
9.根据权利要求8所述的延迟锁相环电路，其特征在于，所述第四d触发器和所述第五d触发器配置为分别在所述第二触发器信号和所述第三触发器信号为高电平时使能工作，并在所述倍频信号的上升沿触发翻转，以分别得到所述第一延迟时钟信号和第二延迟时钟信号对应的输出时钟信号。
10.根据权利要求1所述的延迟锁相环电路，其特征在于，所述脉宽恢复电路配置为根据每两个相位差180°的延迟时钟信号的触发边沿，触发对应的每两个相位差180°的输出时钟信号翻转，且每两个相位差180°的延迟时钟信号的触发边沿的时间间隔为对应的每...
【专利技术属性】
技术研发人员：黄景林，张亮，李伟，沈旭真，宁志华，郑志恒，
申请(专利权)人：杭州士兰微电子股份有限公司，
类型：发明
国别省市：
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