【技术实现步骤摘要】
本公开涉及半导体器件，特别涉及一种功率半导体器件及其制造方法。
技术介绍
1、开关电源、dc-dc、ac-dc等电源管理电路中常采用功率半导体器件实现电能转换与控制等功能。vdmos(vertical double-diffused metal oxide semiconductor，垂直双扩散金属氧化物半导体)场效应晶体管因优越的开关性能及高输入阻抗而被广泛采用。vdmos场效应晶体管包括在半导体层表面上形成的源区和在半导体衬底表面形成的漏区，在导通状态下，电流主要沿着半导体衬底的深度方向纵向流动。
2、随着制造工艺的提升，屏蔽栅型mosfet器件的元胞宽度尺寸不断减小。然而对于中高压应用受限于屏蔽栅介质层厚度及沟槽内屏蔽栅填充能力等问题，已逐渐接近工艺极限，这对屏蔽栅型mosfet器件增加沟道密度来说是一大挑战。
技术实现思路
1、鉴于上述问题，本专利技术的目的在于提供一种功率半导体器件及其制造方法，以增加沟道密度。
2、根据本专利技术的第一方面，提供一种功率半导体器件，包括：衬底，包括相对的第一表面和第二表面；
3、位于所述衬底第一表面的半导体层；
4、位于所述半导体层中的多个第一沟槽；
5、位于所述多个第一沟槽内的屏蔽栅介质层、屏蔽栅，所述屏蔽栅介质层覆盖第一沟槽的侧壁和底部，所述屏蔽栅介质层将所述屏蔽栅与所述半导体层隔离；
6、位于所述半导体层中的多个第二沟槽；
7、位于所述多个第二沟槽内
8、位于所述半导体层中的体区，所述体区邻近所述多个第一沟槽和多个第二沟槽的上部；
9、位于所述体区中的源区；
10、与所述源区和所述屏蔽栅电连接的源极电极；
11、位于所述衬底的第二表面的漏极电极；以及
12、与所述控制栅电连接的栅极电极，
13、其中，所述多个第二沟槽沿第一方向和第二方向延伸且相互连通，第一方向和第二方向垂直，每个所述第一沟槽位于由所述第二沟槽围绕的区域中，所述第一沟槽的俯视图形为矩形，所述第一沟槽的宽度与长度的比值为1:1.2～1:2。
14、可选地，所述第一沟槽的宽度与长度的比值为1:1.5。
15、可选地，所述多个第一沟槽为矩阵式阵列排布或者菱形式阵列排布。
16、可选地，所述多个第二沟槽中包括沿第一方向延伸并沿第二方向平行排布的第一部分第二沟槽以及沿第二方向延伸并沿第一方向平行排布的第二部分第二沟槽，所述第一部分第二沟槽和所述第二部分第二沟槽正交排布。
17、可选地，所述多个第二沟槽中包括沿第一方向延伸的第一部分第二沟槽以及沿第二方向延伸的第二部分第二沟槽，所述第一部分第二沟槽沿第一方向间隔设置，在第二方向上相邻的两行的所述第一部分第二沟槽交错设置。
18、可选地，所述第一沟槽的俯视图形的矩形至少包括一个圆角，所述圆角的半径大于或者等于所述第一沟槽的宽度的四分之一，且小于或者等于所述第一沟槽宽度的二分之一。
19、可选地，所述第一沟槽的宽度为1.1μm～4.5μm，所述第一沟槽的深度为5μm～20μm，相邻两个第一沟槽之间的间距为1μm～6μm。
20、可选地，所述第一沟槽的宽度为1.1μm～3.6μm。
21、可选地，所述屏蔽栅介质层的厚度为3800-20000埃，所述屏蔽栅距离所述半导体层的第一表面的距离为0μm～1.5μm。
22、可选地，所述第一沟槽与相邻的所述第二沟槽之间的间距为0.35μm～0.9μm。
23、可选地，所述第二沟槽的宽度为0.2μm～5μm，所述第二沟槽的深度为0.8μm～2.5μm，沿第二方向延伸的相邻两个第二沟槽之间的间距为3μm～5.5μm，沿第一方向延伸的相邻两个第二沟槽之间的间距为3μm～11μm。
24、可选地，位于所述第二沟槽底部的所述控制栅介质层的厚度大于或者等于位于所述第二沟槽侧壁的所述控制栅介质层的厚度。
25、可选地，所述控制栅介质层的厚度为600埃～3000埃，所述控制栅距离所述半导体层第一表面的距离为0μm～0.2μm。
26、可选地，还包括：
27、第一接触，与所述多个第一沟槽中的屏蔽栅接触；
28、第二接触，与位于所述第一沟槽和所述第二沟槽之间的源区接触，并与所述第一接触电连接以引出所述源极电极；
29、第三接触，与所述多个第二沟槽中的控制栅接触，以引出所述栅极电极。
30、可选地，还包括：
31、覆盖介质层，位于所述半导体层的第一表面并覆盖所述源区、所述第一沟槽以及所述第二沟槽，所述覆盖介质层中包括第一接触孔、第二接触孔和第三接触孔，
32、所述第一接触孔贯穿所述覆盖介质层并到达所述屏蔽栅表面，所述第一接触孔中填充所述第一接触，
33、所述第二接触孔贯穿所述覆盖介质层并到达至少部分所述源区表面，所述第二接触孔中填充所述第二接触，
34、所述第三接触孔贯穿所述覆盖介质层并到达所述控制栅表面，所述第三接触孔中填充所述第三接触，
35、所述源极电极位于所述覆盖介质层表面并与所述第一接触和所述第二接触连接；
36、所述栅极电极位于所述覆盖介质层表面并与所述第三接触连接。
37、根据本专利技术的另一方面，提供一种功率半导体器件的制造方法，包括：
38、在衬底的第一表面上形成半导体层；
39、在所述半导体层中形成多个第一沟槽；
40、在所述多个第一沟槽内形成屏蔽栅介质层、屏蔽栅，所述屏蔽栅介质层覆盖第一沟槽的侧壁和底部，所述屏蔽栅介质层将所述屏蔽栅与所述半导体层隔离；
41、在所述半导体层中形成多个第二沟槽；
42、在所述多个第二沟槽内形成控制栅介质层、控制栅，所述控制栅介质层覆盖第二沟槽的侧壁和底部，所述控制栅介质层将所述控制栅与所述半导体层隔离；
43、在所述半导体层中形成体区，所述体区邻近所述多个第一沟槽和多个第二沟槽的上部；
44、在所述体区中形成源区；
45、形成与所述源区和所述屏蔽栅电连接的源极电极；
46、在所述衬底的第二表面形成漏极电极；以及
47、形成与所述控制栅电连接的栅极电极，
48、其中，所述多个第二沟槽沿第一方向和第二方向延伸且相互连通，第一方向和第二方向垂直，每个所述第一沟槽位于由所述第二沟槽围绕的区域中，所述第一沟槽的俯视图形为矩形，所述第一沟槽的宽度与长度的比值为1:1.2～1:2。
49、可选地，所述第一沟槽的宽度与长度的比值为1:1.5。
50、可选地，所述多个第一沟槽为矩阵式阵列排布或者菱形式阵列排布。
【技术保护点】
1.一种功率半导体器件，其特征在于，包括：
2.根据权利要求1所述的功率半导体器件，其特征在于，所述第一沟槽的宽度与长度的比值为1:1.5。
3.根据权利要求1或2所述的功率半导体器件，其特征在于，所述多个第一沟槽为矩阵式阵列排布或者菱形式阵列排布。
4.根据权利要求1或2所述的功率半导体器件，其特征在于，所述多个第二沟槽中包括沿第一方向延伸并沿第二方向平行排布的第一部分第二沟槽以及沿第二方向延伸并沿第一方向平行排布的第二部分第二沟槽，所述第一部分第二沟槽和所述第二部分第二沟槽正交排布。
5.根据权利要求1或2所述的功率半导体器件，其特征在于，所述多个第二沟槽中包括沿第一方向延伸的第一部分第二沟槽以及沿第二方向延伸的第二部分第二沟槽，所述第一部分第二沟槽沿第一方向间隔设置，在第二方向上相邻的两行的所述第一部分第二沟槽交错设置。
6.根据权利要求1或2所述的功率半导体器件，其特征在于，所述第一沟槽的俯视图形的矩形至少包括一个圆角，所述圆角的半径大于或者等于所述第一沟槽的宽度的四分之一，且小于或者等于所述第一沟槽宽度的二分之
7.根据权利要求1或2所述的功率半导体器件，其特征在于，所述第一沟槽的宽度为1.1μm～4.5μm，所述第一沟槽的深度为5μm～20μm，相邻两个第一沟槽之间的间距为1μm～6μm。
8.根据权利要求7所述的功率半导体器件，其特征在于，所述第一沟槽的宽度为1.1μm～3.6μm。
9.根据权利要求1或2所述的功率半导体器件，其特征在于，所述屏蔽栅介质层的厚度为3800-20000埃，所述屏蔽栅距离所述半导体层的第一表面的距离为0μm～1.5μm。
10.根据权利要求1或2所述的功率半导体器件，其特征在于，所述第一沟槽与相邻的所述第二沟槽之间的间距为0.35μm～0.9μm。
11.根据权利要求1或2所述的功率半导体器件，其特征在于，所述第二沟槽的宽度为0.2μm～5μm，所述第二沟槽的深度为0.8μm～2.5μm，沿第二方向延伸的相邻两个第二沟槽之间的间距为3μm～5.5μm，沿第一方向延伸的相邻两个第二沟槽之间的间距为3μm～11μm。
12.根据权利要求1或2所述的功率半导体器件，其特征在于，位于所述第二沟槽底部的所述控制栅介质层的厚度大于或者等于位于所述第二沟槽侧壁的所述控制栅介质层的厚度。
13.根据权利要求1或2所述的功率半导体器件，其特征在于，所述控制栅介质层的厚度为600埃～3000埃，所述控制栅距离所述半导体层第一表面的距离为0μm～0.2μm。
14.根据权利要求1或2所述的功率半导体器件，其特征在于，还包括：
15.根据权利要求14所述的功率半导体器件，其特征在于，还包括：
16.一种功率半导体器件的制造方法，其特征在于，包括：
17.根据权利要求16所述的功率半导体器件的制造方法，其特征在于，所述第一沟槽的宽度与长度的比值为1:1.5。
18.根据权利要求16或17所述的功率半导体器件的制造方法，其特征在于，所述多个第一沟槽为矩阵式阵列排布或者菱形式阵列排布。
19.根据权利要求16或17所述的功率半导体器件的制造方法，其特征在于，所述多个第二沟槽中包括沿第一方向延伸并沿第二方向平行排布的第一部分第二沟槽以及沿第二方向延伸并沿第一方向平行排布的第二部分第二沟槽，所述第一部分第二沟槽和所述第二部分第二沟槽正交排布。
20.根据权利要求16或17所述的功率半导体器件的制造方法，其特征在于，所述多个第二沟槽中包括沿第一方向延伸的第一部分第二沟槽以及沿第二方向延伸的第二部分第二沟槽，所述第一部分第二沟槽沿第一方向间隔设置，在第二方向上相邻的两行的所述第一部分第二沟槽交错设置。
21.根据权利要求16或17所述的功率半导体器件的制造方法，其特征在于，所述第一沟槽的俯视图形的矩形至少包括一个圆角，所述圆角的半径大于或者等于所述第一沟槽的宽度的四分之一，且小于或者等于所述第一沟槽宽度的二分之一。
22.根据权利要求16或17所述的功率半导体器件的制造方法，其特征在于，所述第一沟槽的宽度为1.1μm～4.5μm，所述第一沟槽的深度为5μm～20μm，相邻两个第一沟槽之间的间距为1μm～6μm。
23.根据权利要求22所述的功率半导体器件的制造方法，其特征在于，所述第一沟槽的宽度为1.1μm～3.6μm。
24.根据权利要求16或17所述的功率半导体器件的制造方法，其特征在于，所述屏蔽栅介质层的厚度为3800-20000埃，...
【技术特征摘要】
1.一种功率半导体器件，其特征在于，包括：
2.根据权利要求1所述的功率半导体器件，其特征在于，所述第一沟槽的宽度与长度的比值为1:1.5。
3.根据权利要求1或2所述的功率半导体器件，其特征在于，所述多个第一沟槽为矩阵式阵列排布或者菱形式阵列排布。
4.根据权利要求1或2所述的功率半导体器件，其特征在于，所述多个第二沟槽中包括沿第一方向延伸并沿第二方向平行排布的第一部分第二沟槽以及沿第二方向延伸并沿第一方向平行排布的第二部分第二沟槽，所述第一部分第二沟槽和所述第二部分第二沟槽正交排布。
5.根据权利要求1或2所述的功率半导体器件，其特征在于，所述多个第二沟槽中包括沿第一方向延伸的第一部分第二沟槽以及沿第二方向延伸的第二部分第二沟槽，所述第一部分第二沟槽沿第一方向间隔设置，在第二方向上相邻的两行的所述第一部分第二沟槽交错设置。
6.根据权利要求1或2所述的功率半导体器件，其特征在于，所述第一沟槽的俯视图形的矩形至少包括一个圆角，所述圆角的半径大于或者等于所述第一沟槽的宽度的四分之一，且小于或者等于所述第一沟槽宽度的二分之一。
7.根据权利要求1或2所述的功率半导体器件，其特征在于，所述第一沟槽的宽度为1.1μm～4.5μm，所述第一沟槽的深度为5μm～20μm，相邻两个第一沟槽之间的间距为1μm～6μm。
8.根据权利要求7所述的功率半导体器件，其特征在于，所述第一沟槽的宽度为1.1μm～3.6μm。
9.根据权利要求1或2所述的功率半导体器件，其特征在于，所述屏蔽栅介质层的厚度为3800-20000埃，所述屏蔽栅距离所述半导体层的第一表面的距离为0μm～1.5μm。
10.根据权利要求1或2所述的功率半导体器件，其特征在于，所述第一沟槽与相邻的所述第二沟槽之间的间距为0.35μm～0.9μm。
11.根据权利要求1或2所述的功率半导体器件，其特征在于，所述第二沟槽的宽度为0.2μm～5μm，所述第二沟槽的深度为0.8μm～2.5μm，沿第二方向延伸的相邻两个第二沟槽之间的间距为3μm～5.5μm，沿第一方向延伸的相邻两个第二沟槽之间的间距为3μm～11μm。
12.根据权利要求1或2所述的功率半导体器件，其特征在于，位于所述第二沟槽底部的所述控制栅介质层的厚度大于或者等于位于所述第二沟槽侧壁的所述控制栅介质层的厚度。
13.根据权利要求1或2所述的功率半导体器件，其特征在于，所述控制栅介质层的厚度为600埃～3000埃，所述控制栅距离所述半导体层第一表面的距离为0μm～0.2μm。
14.根据权利要求1或2所述的功率半导体器件，其特征在于，还包括：
15.根据权利要求14所述的功率半导体器件，其特征在于，还包括：
16.一种功率半导体器件的制造方法，其特征在于，包括：
17.根据权利要求16所述的功率半...
【专利技术属性】
技术研发人员：陈勇，张邵华，杨青森，陈琛，刘块，
申请(专利权)人：杭州士兰微电子股份有限公司，
类型：发明
国别省市：
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