半导体器件及其制造方法技术

提出了一种具有静电放电(ESD)保护模块的半导体器件及其制造方法。根据本公开的实施例，所述ESD保护模块制作于半导体器件的源极金属和栅极金属之间，整体具有靠近所述源极金属一侧的第一部分和靠近所述栅极金属一侧的第二部分以及位于所述第一部分和所述第二部分之间的中间部分，所述ESD保护模块整体的厚度从所述中间部分分别向所述第一部分和所述第二部分降低，使所述ESD保护模块整体呈凸字状。该ESD保护模块的厚度在靠近栅极金属和源极金属侧降阶，有利于金属层到半导体器件的衬底以及到ESD保护模块之间的层间通孔在同一工艺步骤中形成。

【技术实现步骤摘要】

本公开的实施例涉及半导体器件，尤其涉及具有静电保护模块的。
技术介绍
金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)以及双扩散金属氧化物半导体场效应晶体管(DMOS)等半导体器件在电子产业中已得到了广泛的应用。通常，为了防止静电放电(ESD)对诸如M0SFET、JFET、DM0S等半导体器件的栅氧化层造成损害，可以在这些半导体器件的栅极和源极之间耦接静电放电(ESD)保护模块，以在因静电放电(ESD)产生的电压高于一定值(例如，该值可以设定为低于这些半导体器件的栅氧化层的击穿电压值)时使该ESD保护模块导通，从而为ESD的能量释放提供通路。为了降低产品尺寸及生产成本，一般将ESD保护模块集成于半导体器件中。图1A示出了一种典型的将半导体功率器件例如MOSFET 11与ESD保护模块12集成的半导体器件10的纵向剖面示意图。图1B示出了对应于图1A所示半导体器件10的平面俯视图。图1B示意出了半导体器件10的整个晶片的平面俯视图(主要示意出了晶片的金属层和ESD模块的多晶硅层)，图1A仅为整个晶片中器件单元的部分剖面示意图，例如图1A所示的纵向剖面示意图可以对应于图1B中AA’剖面线所示的部分。如图1A所示，该半导体器件10具有衬底13，该衬底13可以划分为有效单元区域和边缘区域(参见图1B的示意)。MOSFET 11形成于半导体衬底13的有效单元区域中，具有栅区15、源区16和漏区(衬底13靠近下表面的部分可以作为MOSFET 11的漏区)。MOSFET11通常还具有靠近衬底13的上表面形成于衬底13中的体区14。栅区15包括沟槽型栅15:和栅氧化层152。沟槽型栅15:位于栅沟槽153中，其中栅沟槽153从衬底103的表面纵向穿过体区104延伸至衬底13中。栅氧化层152布满栅沟槽153的侧壁和底面，将沟槽型栅15:与衬底13和体区14隔离开。栅区15可以通过栅接触沟槽15t与栅极金属17耦接。与栅沟槽153类似，栅接触沟槽15t中填充有导电材料15。，栅接触沟槽15t的侧壁和底面覆盖有隔离层15D，将导电材料15。与周围的衬底13和体区14隔离开。栅接触沟槽15t与栅沟槽153是相互连接的，例如通过横向的连接沟槽(图1中未示出)相互连接。ESD保护模块12形成于淀积在半导体衬底13上的多晶硅层19中，通过对该多晶硅层19进行P型和N型掺杂而形成串联PN 二极管组。该串联的PN 二极管组耦接于MOSFET11的源极金属18和栅极金属17之间以为MOSFET 11的栅氧化层152提供ESD保护。ESD保护模块12通常位于半导体衬底13的边缘区域上方，厚隔离层21将ESD保护模块12的多晶硅层19与半导体衬底13隔离开。下面参考图1B，栅极金属17通常环源极金属18的外围形成，位于半导体衬底13的边缘区域上方，具有栅极金属焊盘部分17:和栅极金属走线部分172。再参考图1A，层间介电层20将金属层(栅极金属17和源极金属18)与MOSFET 11的衬底13和ESD保护模块12的多晶硅层19隔开。ESD保护模块12 —般布满整个栅极金属焊盘部分17:的下方(参考图1A和IB)。MOSFET 11的位于有效单元区域中的栅区15 (或者，其连接到的栅接触沟槽15t)通常可以通过填充有导电材料的层间通孔耦接至栅极金属17。例如，参考图1A的示意，栅区15由其连接到的栅接触沟槽15t通过层间通孔22:耦接至栅极金属走线部分172。然而，在图1A示意的半导体器件10中，层间通孔22i —般仅制作于栅极金属走线部分172下方。这是因为，栅极金属焊盘部分17:下方存在ESD保护模块12 (包括多晶硅层19和厚隔离层21，尤其是厚隔离层21的存在)，使得在栅极金属焊盘部分17:下方制作从焊盘部分1 1到半导体衬底13的层间通孔非常困难，因而栅极金属焊盘部分17:基本不可能通过类似层间通孔22:及栅接触沟槽1\那样的结构耦接至栅区15。所以，栅极金属焊盘部分U1与栅区15之间的连接受到ESD保护模块12的影响，从而影响了栅区15与栅极金属17之间的导电性能。另外，由于ESD保护模块12 (多晶硅层19和厚隔离层21)的厚度(垂直于衬底13的底面S方向上的尺寸)较大 ，从MOSFET 11上表面到ESD保护模块12上表面有较大的过渡台阶23。这会影响金属层(例如，栅极金属17和源极金属18)到半导体衬底13以及到ESD保护模块12的多晶硅层19之间层间通孔(例如，通孔22p222、223和224)的形成。这些层间通孔一般在同一工艺步骤中形成，对于将源极金属18和栅极金属17分别耦接至ESD保护模块12的多晶硅层19的层间通孔223和224，由于其所处的高度(台阶23上)与将源极金属18和栅极金属17分别耦接至MOSFET 11的源区16和栅区15的层间通孔222、22:所处的高度(台阶23下)有较大的差异，因而制作时会有困难。例如，若通过构图后的光刻胶作遮蔽刻蚀形成这些层间通孔(22:、222、223和224)，则对光刻胶构图时的对焦深度(focal depth) 一定的情况下，台阶23较大的高度会对位于台阶23上的光刻胶构图产生较大的影响，使得位于台阶23上的通孔223和224很难精确形成甚至无法打开，尤其是在要求通孔223和224的开孔关键尺寸(critical dimension)较小的情况下。
技术实现思路
针对现有技术中的一个或多个问题，本公开的实施例提供一种包含有ESD保护模块的。在本专利技术的一个方面，提出了一种半导体器件，该半导体器件可以包括:衬底；晶体管，形成于该衬底中，具有漏区、栅区和源区；栅极金属，耦接所述栅区；源极金属，耦接所述源区，与所述栅极金属之间具有隔离间隙；以及静电放电(ESD)保护模块，形成于所述衬底的表面上方，位于所述栅极金属与所述源极金属之间，包括第一隔离层和覆盖所述第一隔离层的ESD保护层，其中所述第一隔离层将所述ESD保护层与所述晶体管隔离，ESD保护模块整体具有靠近所述源极金属一侧的第一部分和靠近所述栅极金属一侧的第二部分以及位于所述第一部分和所述第二部分之间的中间部分，所述ESD保护模块整体的厚度从所述中间部分分别向所述第一部分和所述第二部分降低，使所述ESD保护模块整体呈凸字状。根据本专利技术的实施例，ESD保护模块的第一隔离层具有靠近所述源极金属一侧的第一薄部、靠近所述栅极金属一侧的第二薄部和连接所述第一薄部和第二薄部并位于所述第一薄部和第二薄部之间的中间厚部，所述中间厚部的厚度大于所述第一薄部和第二薄部的厚度，使所述静电放电保护模块整体呈凸字状。根据本专利技术的实施例，ESD保护模块的ESD保护层包括交替排布的第一导电类型掺杂区和第二导电类型掺杂区，所述第二导电类型与所述第一导电类型相反。根据本专利技术的实施例，ESD保护模块的ESD保护层包括第一导电类型的中间掺杂区和由该中间掺杂区开始向该中间掺杂区的两侧对称交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区，其中所述中间掺杂区位于该ESD保护模块的中间部分的中部。根据本专利技术的实施例，ESD保护模块中各第一导电类型掺杂区和第二导电类型掺杂区之间形成的结位于该ESD保护模块的中间部分。根据本专利技术的实本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；晶体管，形成于衬底中，具有漏区、栅区和源区；栅极金属，耦接所述栅区；源极金属，耦接所述源区，与所述栅极金属之间具有隔离间隙；和静电放电(ESD)保护模块，形成于所述衬底的表面上方，位于所述栅极金属与所述源极金属之间，包括第一隔离层和覆盖所述第一隔离层的ESD保护层，其中所述第一隔离层将所述ESD保护层与所述晶体管隔离，ESD保护模块整体具有靠近所述源极金属一侧的第一部分和靠近所述栅极金属一侧的第二部分以及位于所述第一部分和所述第二部分之间的中间部分，所述ESD保护模块整体的厚度从所述中间部分分别向所述第一部分和所述第二部分降低，使所述ESD保护模块整体呈凸字状。

【技术特征摘要】

【专利技术属性】
技术研发人员：马荣耀，李铁生，
申请(专利权)人：成都芯源系统有限公司，
类型：发明
国别省市：