具有隔离沟槽的半导体器件制造技术

半导体器件使用隔离沟槽，并且提供了隔离所需的一个或者多个附加沟槽。这些附加沟槽可以连接在晶体管栅极与所述漏极之间，以便提供附加的栅极-漏极电容，或者它们可被用于形成耦合至所述晶体管栅极的串联阻抗。可以单独地或者组合地使用这些措施，以便减小所述开关速度，从而减小电流尖峰。

【技术实现步骤摘要】

本专利技术涉及半导体器件和制造半导体器件的方法，更具体地涉及隔离沟槽半导体FET及其制造方法。
技术介绍
隔离沟槽半导体器件的一个示例是沟槽-栅极(trench-gate)半导体器件，其中半导体本体包括朝向所述器件第一主表面的源极区和在所述器件较深处的漏极区。所述源极区和漏极区典型地是η型掺杂。位于所述源极和漏极之间的是本体区，为P型掺杂。为了导通所述器件，使得它在所述源极和漏极之间传导电流，必须构建通过所述P型本体区的沟道(channel)。为了构建所述沟道，提供了栅极电极，所述栅极材料位于靠近所述器件中沟槽的本体区。所述沟槽典型地有氧化物内衬，以便将所述栅极与所述本体电隔离。给所述栅极提供正偏压会产生电场，所述电场局部地耗尽所述P型本体并且将其反转以局部地变成η型传导。当传导时，需要低电阻(Rds(on))通过所述器件。常规地，提供通过所述本体的短的垂直沟道实现这一点，所述短垂直沟道是相对高掺杂的。还已知将承载有这些沟槽栅极器件的半导体的有源区与一个或者多个较深的隔离沟槽相隔离，所述较深的隔离沟槽形成围绕所述有源区的封闭形状。随着功率场效应晶体管(MOSFET)开关性能的提高，在应用中的高压尖峰变得有问题。例如，在使用两个串联的MOSFET来形成半桥(中点被称作开关节点)的DC-DC转换器中，一旦所述高边器件(或者控制FET)的栅极电荷足够小，使得其导通和截止不再控制所述开关节点的电压输出的变化速率(即所述电压的变化速率由所述总电感的谐振频率确定，以及所述低边器件的COSS和所述电流的变化速率由总电感确定)，那么由于所述低边输出电容及其反向恢复电荷的非线性，会出现不可接收的高压尖峰。尽管有利于减小控制FET的开关速度以改善开关损耗，但是假如这种改进与所述电路电感的减小不匹配，那么将会导致高压尖峰。在不可能减小电感的应用中(由于实际限制或者客户不情愿)，需要较慢的开关控制。由于新技术提供了更快的开关和更低的成本(对于相同的导通电阻RDS(on))，有必要还具有设计出有意放慢的产品的能力。功率MOSFET设计是大量单个MOSFET (或者单元)的组合，每一个均具有不同的切换速度，所述速度与所述MOSFET单元的栅极与所述栅极焊盘之间的电阻有关。所述开关速度与所述栅极电阻和所述栅极电容的乘积有关。这种分布式栅极意味着在接通时具有最小栅极阻抗的单元将首先导通并且维持所述漏极电流直至所述器件的剩余部分都已经导通。相反地，只有具有最高栅极阻抗的单元已经截止，所述器件才会截止。出于这个原因，导通比截止快得多，其结果是在导通时更容易出现大的尖峰。随着所述电流在所述电路中升高/降低，在电路电感上电压降的效果意味着开关损耗主要出现在所述MOSFET截止时。因此，减小开关尖峰的理想解决方法是:在对截止没有显著影响的情况下，减慢所述MOSFET的导通。常见的解决方法是通过去除栅极母线(busbar)来增加所述MOSFET的栅极电阻。然而，这对所述截止开关速度(因而效率)比对导通的影响大得多并且对效率具有决定性的影响。第二种已知的解决方法是去激活所述设计的最快部分(例如通过省略在这个区域中的源极注入)，因此它不提供高的电流变化速率。尽管这种策略是成功的，但它是昂贵的，因为它消耗了有源区(即增加了所述导通电阻RDS(On))。
技术实现思路
根据本专利技术的第一方面，提供了一种半导体器件:多个晶体管，在半导体衬底的有源区形成，所述晶体管每一个均包括源极层、漏极层和栅极；至少一个隔离沟槽，在所述有源区周围形成并且具有绝缘体内衬；以及至少一个另外的沟槽，与所述隔离沟槽一起处理并且由所述绝缘体内衬和电极材料填充，其中将晶体管栅极电连接至所述另外的沟槽的顶部，并且晶体管漏极电容性地连接至所述另外的沟槽的底部。这种结构利用与所述隔离沟槽相同设计的沟槽形成电容器。所述电容器被连接在所述晶体管的栅极与漏极(都是并联)之间，并且用于减慢所述晶体管的开关接通速度，从而防止尖峰。所述绝缘体用作电容器电介质。可以设计沟槽电容器的数量及其位置，以便提供所需的器件导通特性。例如，所述多个晶体管是并联连接，并且可能1，000，000至10，000，000个MOS晶体管形成一个单独的器件。例如，在所述隔离沟槽中的电极被连接至所述源极电位。所述另外沟槽可以在形成所述晶体管的有源区的外部，或者它可以在所述有源区的内部。例如，所述隔离沟槽和所述另外的沟槽可以用绝缘体作内衬并且用诸如掺杂多晶硅的电极材料填充，所述掺杂多晶硅形成隔离沟槽电极。在一个示例中，所述晶体管包括限定了漏极区的半导体衬底，在所述衬底上方形成的漂移区，在所述漂移区上方形成的半导体本体层以及在所述半导体本体层上方形成的源极层，其中所述栅极沟槽形成在从所述源极层的表面向下延伸进入所述漂移区的沟槽中。所述衬底可以是η型，所述漂移区是具有较低掺杂浓度的η型，所述半导体本体是P型以及所述源极层是η型。这样定义了一种用于所述晶体管的已知沟槽-栅极结构。优选地，所述隔离沟槽和至少一个另外的沟槽从所述源极层表面向下延伸比所述栅极沟槽更深进入所述漂移区。多个晶体管可以使其栅极经由栅极母线连接至栅极焊盘，栅极线从所述栅极母线延伸进入所述有源区，其中在所述栅极焊盘与所述栅极母线之间提供串联阻抗，以及其中沿第二另外的沟槽形成所述串联阻抗，所述第二另外的沟槽与所述隔离沟槽一起处理并且在所述栅极母线与所述栅极焊盘之间延伸。这种结构可以用于给所述栅极增加串联阻抗，是据此可以减小所述导通速度的另一种机制。根据本专利技术的第二方面，提供了一种半导体器件，包括:多个晶体管，在半导体衬底的有源区形成，晶体管每一个均包括在漏极层上方形成的源极层和栅极；至少一个隔离沟槽，围绕所述有源区形成并且具有绝缘体内衬；以及至少一个另外的沟槽，与所述隔离沟槽一起处理并且由所述绝缘体内衬和电极材料填充，其中所述至少一个另外的沟槽串联连接在栅极焊盘与所述晶体管的栅极之间，以便提供串联栅极阻抗。这种结构利用与隔离沟槽相同设计的沟槽形成阻抗，诸如电阻器。所述阻抗与所述晶体管(都是并联)的栅极串联连接并且再次用于减慢所述晶体管的开关接通速度，从而防止尖峰。因此所述隔离沟槽用作电阻器。可以组合使用所述串联阻抗和所述栅极-漏极电容。在相同设计中栅极-漏极电容和串联栅极电阻都可以以可调的方式增加的事实实现了所述设计中的显著改善。附图说明下面参考附图，仅以示例的方式描述本专利技术的实施例，其中:图1示出了通过已知沟槽-栅极半导体器件的有源区的一部分的部分截面图；图2示出了通过已知沟槽-栅极半导体器件的非有源区的一部分的部分截面图，其中隔离沟槽用于形成漏极-源极电容器；图3示出了通过本专利技术所述半导体器件的非有源区的一部分的部分截面图，其中隔离沟槽用于形成栅极-漏极电容器；图4示出了本专利技术所述栅极导体和串联栅极电阻器结构的第一示例；图5示出了与栅极-漏极电容器结合的本专利技术所述栅极导体和串联栅极电阻器结构的第二示例；图6示出了栅极电阻对所述器件性能的影响；图7以平面图的形式示出了本专利技术所述栅极导体和串联栅极电阻器结构；图8示出了通过图7所示X-X'的截面图；图9示出了通过图7所示Y-Y'的截面图；以及图10示出了所述有源区的截面图。具体实施例方式应当指出，附图是示意性的，并本文档来自技高网...

【技术保护点】
一种半导体器件，包括：多个晶体管，在半导体衬底的有源区形成，所述晶体管每一个均包括源极层(20)、漏极层(2)和栅极(30)；至少一个隔离沟槽，在所述有源区周围形成并且具有绝缘体内衬(22)；以及至少一个另外的沟槽(14)，与所述隔离沟槽一起处理并且由所述绝缘体内衬(22)和电极材料(25)填充，其中晶体管栅极(30)电连接至所述另外的沟槽的顶部，并且晶体管漏极电容性地连接至所述另外的沟槽的底部。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：菲尔·鲁特，伊恩·卡尔肖，史蒂文·皮克，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：