【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
深亚微米工艺节点(例如,32nm及更小)中的集成电路设计涉及许多并非无关紧要的挑战,并且对于基于鳍的半导体架构而言已经面临特定的复杂化。持续的工艺缩放将倾向于恶化这样的问题。附图说明图1是根据本公开内容的实施例而配置的集成电路(IC)的截面图。图2是根据本公开内容的实施例的在对电介质层进行沉积和固化之后的图1的IC的截面图。图3是根据本公开内容的实施例的在平坦化之后的图2的IC的截面图。图4是根据本公开内容的实施例的在对电介质层进行凹进之后的图3的IC的截面图。图5是图示了根据本公开内容的实施例的用于形成电介质层的工艺的流程图。图6图示了使用根据示例性实施例所公开的技术而形成的集成电路结构或器件来实施的计算系统。通过结合本文所描述的附图来阅读以下具体实施方案,将更好地理解这些实施例的这些和其它特征。在附图中,可以由相同标号来表示各图中图示的每个等同或接近等同的部件。出于清晰的目的,并未在每幅图中标记每个部件。此外,将要认识到,附图未必是按比例绘制的或旨在将所描述的实施例限制到所示的特定构造。例如,尽管一些图一般性示出了直线、直角和光滑表面,但给定制造工艺的现实限制,所公开的技术的实际实施方式可能并非是完美的直线、直角等,并且一些特征可能具有表面拓扑结构或不是光滑的。简而言之,提供附图仅仅是为了示出示例性结构。具体实施方式公开了使用可流动电介质材料来提供半导电鳍的 ...
【技术保护点】
一种集成电路,包括:半导电衬底,所述半导电衬底具有从所述半导电衬底的上表面延伸的第一半导电鳍和第二半导电鳍以及形成在所述第一半导电鳍与所述第二半导电鳍之间的沟槽,其中,所述沟槽具有小于或等于大约30nm的宽度;以及电介质层,所述电介质层形成在所述半导电衬底上方,其中,所述电介质层部分地填充所述沟槽,所述电介质层从所述半导电衬底的所述上表面延伸至低于所述第一半导电鳍和/或所述第二半导电鳍的至少其中之一的有源部分的点。
【技术特征摘要】
【国外来华专利技术】2013.12.24 US 14/139,9641.一种集成电路,包括:
半导电衬底,所述半导电衬底具有从所述半导电衬底的上表面延伸的
第一半导电鳍和第二半导电鳍以及形成在所述第一半导电鳍与所述第二半
导电鳍之间的沟槽,其中,所述沟槽具有小于或等于大约30nm的宽度;
以及
电介质层,所述电介质层形成在所述半导电衬底上方,其中,所述电
介质层部分地填充所述沟槽,所述电介质层从所述半导电衬底的所述上表
面延伸至低于所述第一半导电鳍和/或所述第二半导电鳍的至少其中之一的
有源部分的点。
2.根据权利要求1所述的集成电路,其中,所述沟槽具有在大约10:1
至40:1的范围中的高宽纵横比。
3.根据权利要求1所述的集成电路,其中,所述沟槽具有20nm或更
小的宽度。
4.根据权利要求1所述的集成电路,其中,所述电介质层包括氧化物、
氮化物和/或碳化物中的至少其中之一。
5.根据权利要求1所述的集成电路,其中,所述电介质层具有在大约
4.0-6.0的范围中的介电常数(k值)。
6.根据权利要求1所述的集成电路,其中,所述电介质层是完全无缝
隙/空隙缺陷的。
7.根据权利要求1-6中的任一项所述的集成电路,其中,所述第一半
导电鳍和/或所述第二半导电鳍中的至少其中之一的所述有源部分提供了上
面能够布居另外的层和/或部件的结构。
8.一种形成集成电路的方法,所述方法包括:
在半导电衬底上方沉积可流动电介质,所述半导电衬底具有从所述半
导电衬底的上表面延伸的第一半导电鳍和第二半导电鳍以及形成在所述第
一半导电鳍与所述第二半导电鳍之间的沟槽,其中,所述沟槽具有小于或
等于大约30nm的宽度;
对所述可流动电介质进行固化,以在所述半导电衬底上方形成电介质
层,其中,所述电介质层至少部分地驻留在所述沟槽内;以及
对所述电介质层进行处理,以修改所述电介质层的电介质属性、密度、
和/或蚀刻速率的至少其中之一。
9.根据权利要求8所述的方法,其中,在所述半导电衬底上方沉积所
述可流动电介质包括使用可流动化学气相沉积(FCVD)工艺。
10.根据权利要求9所述的方法,其中,所述FCVD工艺利用远程等
离子体增强CVD(RPECVD)。
11.根据权利要求8所述的方法,其中,所述可流动电介质包括基于
硅氮烷(SiH2NH)n的聚合物和/或三甲硅烷基胺(N(SiH3)3)的至少其中之
一。
12.根据权利要求8所述的方法,其中,对所述可流动电介质进行固
化包括将所述可流动电介质暴露至臭氧(O3)和/或氧气(O2)的至少其中
之一。
13.根据权利要求8所述的方法,其中,在大约120-180℃的范围中的
温...
【专利技术属性】
技术研发人员:R·雅韦里,J·L·卢斯,SW·朴,D·G·汉肯,
申请(专利权)人:英特尔公司,
类型:发明
国别省市:美国;US
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