半导体管芯的金属栅极部件制造技术

CMOS半导体管芯包括：衬底；绝缘层，位于衬底的主面的上方；多个P金属栅极区域，形成在绝缘层内，总体覆盖主面的第一区域；多个N金属栅极区域，形成在绝缘层内，总体覆盖主面的第二区域，其中，第一区域与第二区域的第一比率等于或大于1；多个伪P金属栅极区域，形成在绝缘层内，总体覆盖主面的第三区域；以及多个伪N金属栅极区域，形状在绝缘层内，总体覆盖主面的第四区域，其中，第三区域与第四区域的第二比率基本上等于第一比率。本发明专利技术还提供了半导体管芯的金属栅极部件。

【技术实现步骤摘要】

本
技术实现思路
的一个或多个实施例涉及集成电路制造，更具体地来说，涉及具有金属栅极部件的半导体管芯。
技术介绍
随着技术节点的缩小，在一些集成电路(IC)设计中，期望使用金属栅极部件来代替通常的多晶硅栅极部件，以通过减小的部件尺醇来提高器件性能。形成金属栅极部件的一个工艺被称为“后栅极”工艺，其中，“最后”制造最终的栅极部件，这允许减少后续工艺的数量，包括必须在形成栅极之后实施的高温工艺。然而，在互补金属氧化物半导体(CMOS)制造中实施这种部件和工艺存在调整。随着栅极长度和器件之间的间隔的减小，这些问题更加严重。例如，在“后栅极”制造工艺中，金属栅极部件的不均匀分布在化学机械抛光(CMP)工艺期间引起负载效应，从而增加了器件不稳定和/或器件故障的可能性。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术提供了一种CMOS半导体管芯，包括:衬底；绝缘层，位于所述衬底的主面的上方；多个P金属栅极区域，形成在所述绝缘层内，总体覆盖所述主面的第一区域；多个N金属栅极区域，形成在所述绝缘层内，总体覆盖所述主面的第二区域，其中，所述第一区域与所述第二区域的第一比率等于或大于I ;多个伪P金属栅极区域，形成在所述绝缘层内，总体覆盖所述主面的第三区域；以及多个伪N金属栅极区域，形成在所述绝缘层内，总体覆盖所述主面的第四区域，其中，所述第三区域与所述第四区域的第二比率基本上等于所述第一比率。在该CMOS半导体管芯中，所述第一比率在I至3的范围内。在该CMOS半导体管芯中，所述第二比率在I至3的范围内。在该CMOS半导体管芯中，所述多个伪P金属栅极区域的每一个都具有与其他伪P金属栅极区域类似的形状。在该CMOS半导体管芯中，所述多个伪N金属栅极区域的每一个都具有与其他伪N金属栅极区域类似的形状。在该CMOS半导体管芯中，所述多个伪P金属栅极区域的每一个都具有与所述多个伪N金属栅极区域的每一个类似的形状。在该CMOS半导体管芯中，所述多个伪P金属栅极区域的每一个的大小类似。在该CMOS半导体管芯中，所述多个伪N金属栅极区域的每一个的大小类似。在该CMOS半导体管芯中，所述多个伪P金属栅极区域的每一个都具有与所述多个伪N金属栅极区域的每一个类似的大小。在该CMOS半导体管芯中，所述多个伪N金属栅极区域的一个位于两个伪P金属栅极区域之间。在该CMOS半导体管芯中，所述多个伪P金属栅极区域的一个位于两个伪N金属栅极区域之间。在该CMOS半导体管芯中，所述多个伪N金属栅极区域的一个位于所述伪P栅极区域中的一个和所述多个P金属栅极区域中的一个之间。在该CMOS半导体管芯中，所述多个伪P金属栅极区域的一个位于所述伪N栅极区域中的一个和所述多个N金属栅极区域中的一个之间。在该CMOS半导体管芯中，所述多个伪P金属栅极区域包括从由TiN、WN、TaN和Ru组成的组中所选择的金属。在该CMOS半导体管芯中，所述多个伪N金属栅极区域包括从由T1、Ag、Al、TiAl、TiAlN, TaC, TaCN, TaSiN, Mn和Zr组成的组中所选择的金属。该CMOS半导体管芯还包括:多个电阻器区域，形成在所述绝缘层内，总体覆盖所述主面的第五区域，以及多个伪电阻器区域，形成在所述绝缘层内，总体覆盖所述主面的第六区域。在该CMOS半导体管芯中，所述第五区域与所述第一区域和所述第二区域的总和的第三比率小于0.05。在该CMOS半导体管芯中，所述第六区域与所述第三区域和所述第四区域的总和的第四比率小于0.05。在该CMOS半导体管芯中，所述多个伪电阻器区域包括多晶硅。在该CMOS半导体管芯中，所述多个伪电阻器区域包括TiN。附图说明当接合附图进行阅读时，根据以下详细描述更好地理解本
技术实现思路
。应该强调的是，根据工业的标准实践，各种部件没有按比例绘制并且仅用于说明的目的。实际上，为了讨论的清楚，可以任意增加或减小各种部件的尺寸。图1是示出根据本
技术实现思路
的各个方面的制造CMOS半导体管芯的方法的流程图；图2A示出了根据本
技术实现思路
的各个方面的具有多个独立CMOS半导体管芯的示例性晶圆的俯视图；图2B示出了根据本
技术实现思路
的实施例的各个方面的图2A的示例性晶圆的一部分的俯视图；图2C示出了根据本
技术实现思路
的各个方面的图2A和图2B的示例性晶圆中的一个CMOS半导体管芯的一部分的俯视图；图3A至图3F示出了根据本
技术实现思路
的各个方面的处于各个制造阶段的沿着图2C的线a-a截取的截面图；图4A至图4B示出了根据本
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的各个方面的图2A和图2B的示例性晶圆中的一个CMOS半导体管芯的一部分的俯视图；以及图5A至图5B示出了根据本
技术实现思路
的各个方面的图2A和图2B的示例性晶圆中的一个CMOS半导体管芯的一部分的俯视图。具体实施例方式应该理解，以下
技术实现思路
提供了用于实施本
技术实现思路
的不同特征的许多不同的实施例或实例。以下描述部件和配置的具体实例以简化本
技术实现思路
。当然，这些仅仅是实例而不用于限制。例如，以下描述中第一部件形成在第二部件上方可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且还可以包括可以形成额外部件介于第一部件和第二部件之间使得第一部件和第二部件没有直接接触的实施例。为了简化和清楚，以不同的比例任意绘制各个部件。此外，本
技术实现思路
可以在各个实例中重复参考标号和/或字母。这种重复是为了简化和清楚的目的，其本身没有指定表示所讨论的各个实施例和/或结构之间的关系。此外，本
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提供了“后栅极”金属栅极工艺的实例，然而，本领域的技术人员可以意识到其他工艺和/或使用其他材料的适用性。图1是示出根据本
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的各个方面的制造互补金属氧化物半导体(CMOS)半导体管芯的方法100的流程图。图2A示出了根据本
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的各个方面的具有多个独立CMOS半导体管芯200的示例性晶圆20的俯视图；图2B示出了根据本
技术实现思路
的各个方面的图2A的示例性晶圆20的一部分的俯视图；图2C示出了根据本
技术实现思路
的各个方面的图2A和图2B的示例性晶圆20中的一个CMOS半导体管芯200的一部分的俯视图；以及图3A至图3F示出了根据本
技术实现思路
的各个方面的处于各个制造阶段的沿着图2C的线a-a截取的截面图。注意，可以利用CMOS技术工艺制造半导体管芯200的部分。因此，应该理解，可以在图1的方法100之前、之间和之后提供额外工艺，并且可以在本文中仅简要描述一些其他工艺。此外，简化了图1至图3F以更好地理解本
技术实现思路
的概念。例如，尽管附图示出了用于半导体管芯200的金属栅电极，但应该理解，半导体管芯200可以为包括多个其他器件(包括电阻器、电容器、电感器、熔丝等)的集成电路(IC)的一部分。图2A示出了具有通过“后栅极”工艺制造的多个独立CMOS半导体管芯200的示例性晶圆20。图2B示出了包括示例性半导体管芯200的图2A的示例性晶圆20的一部分，其中，半导体管芯200包括多个导电区域，多个导电区域包括第一导电区域200a和第二导电区域200b。在一个实施例中，半导体管芯200包括位于衬底202的主面202s上方的绝缘层224 (图3A至图3F所示)。图2C示出了在“后栅极”工艺以后的半导体管芯200的一部分，从而形成在绝缘层224内具有多个导电结构(例如，P金属栅极部件200p、N本文档来自技高网...

【技术保护点】
一种CMOS半导体管芯，包括：衬底；绝缘层，位于所述衬底的主面的上方；多个P金属栅极区域，形成在所述绝缘层内，总体覆盖所述主面的第一区域；多个N金属栅极区域，形成在所述绝缘层内，总体覆盖所述主面的第二区域，其中，所述第一区域与所述第二区域的第一比率等于或大于1；多个伪P金属栅极区域，形成在所述绝缘层内，总体覆盖所述主面的第三区域；以及多个伪N金属栅极区域，形成在所述绝缘层内，总体覆盖所述主面的第四区域，其中，所述第三区域与所述第四区域的第二比率基本上等于所述第一比率。

【技术特征摘要】
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【专利技术属性】
技术研发人员：庄学理，朱鸣，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：