用于半导体管芯的管芯上逻辑分析器制造技术

本发明专利技术涉及用于半导体管芯的管芯上逻辑分析器。在一个实施例中，本发明专利技术包括诸如片上系统（SoC）的半导体管芯，其包括具有内建跟踪缓冲器的逻辑分析器，以便存储管芯上代理之间高速传送的信息，并且以较低的速度将所述信息提供至管芯外代理。描述了其它实施例并且主张其权利。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及用于半导体管芯的管芯上逻辑分析器。在一个实施例中，本专利技术包括诸如片上系统（SoC）的半导体管芯，其包括具有内建跟踪缓冲器的逻辑分析器，以便存储管芯上代理之间高速传送的信息，并且以较低的速度将所述信息提供至管芯外代理。描述了其它实施例并且主张其权利。【专利说明】用于半导体管芯的管芯上逻辑分析器本申请是申请日为2010年8月13日、专利技术名称为“用于半导体管芯的管芯上逻辑分析器”的专利申请201010254368.2的分案申请。
本申请总体上涉及用于半导体管芯的管芯上逻辑分析器。
技术介绍
随着硅设计的复杂性的增大以及向多芯片集成的转移，执行后期硅调试中的挑战也不断增加。例如，在很多不同的生产线上片上系统(SoC)的实施方式变得更为流行。因为客户期望更小的形状因子，所以调试这种系统的难度增大。在单硅管芯上的部件之间的互连被隐藏而难以被外部逻辑分析器捕获时情况尤其如此。除了硅上的晶体管的数量增加之外，使用外部逻辑分析器高速捕获高频信号的成本也在增加。通常设计组将调试钩子(hook)嵌入在电路中。然而，由于与他们的观察相关联的内部节点和软件工具的敏感特性的原因，这些有力的调试特征对于客户而言通常不可用。这迫使在销售商端的实验室中(与在客户端相对)再现任何客户问题。在客户端之外再现这些问题可能是非常困难的。【专利附图】【附图说明】图1是根据本专利技术一个实施例的集成电路的方框图。图2是根据本专利技术实施例的管芯上逻辑分析器的方框图。图3是根据本专利技术一个实施例的跟踪缓冲器(trace buffer)的多个队列的方框图。图4是用于根据本专利技术一个实施例的跟踪缓冲器的队列的输入的方框图。图5是根据本专利技术一个实施例的总线和存储架构的概括图。图6示出了本专利技术另一实施例的系统级示意图。图7是根据本专利技术一个实施例的管芯上逻辑分析器的一部分的方框图。图8是根据本专利技术一个实施例的方法的流程图。【具体实施方式】在各实施例中，可以将管芯上逻辑分析器(ODLA)提供为诸如片上系统(SoC)的半导体设备的调试方案。在一个实施例中，ODLA可以用来收集在诸如处理器-芯片组互连(例如，单向前端总线(iFSB))的互连上传送的数据。在一种实施方式中，该互连可以包括超过大约700个内部信号。因为iFSB嵌入在SoC内，所以不可能使这些信号对于设备接口处的位于芯片外的常规逻辑分析器而言是可见的。通过采用本专利技术实施例而向iFSB提供可见性，调试工程师能够获得流入以及流出处理器的精确数据。现在参考图1，所示出的是集成电路10的方框图，在一些实施例中所述集成电路10可以是SoC。如图所示，SoC的主要部件包括处理器20，所述处理器20可以是诸如嵌入式英特尔架构TM处理器的中央处理单元(CPU)或者另一这种CPU。进一步地，处理器20可以经由互连25耦合至芯片组30，所述互连25在一个实施例中可以是包括多条线路(lane)的嵌入式前端总线互连，其中每条线路沿着一个方向延伸。因此，单向线可以从处理器20耦合至芯片组30，反之亦然。从图1中还可以看出，芯片组30可以包括各种部件。为了描述的简单起见，应理解的是没有示出芯片组中可以用来在SoC的处理器和各种其它部件(例如，专用逻辑单元、存储器控制器、外围控制器，等等)之间建立通信的主要逻辑。相反地，图1示出了根据本专利技术实施例执行调试和测试操作时所涉及的芯片组30中的高级部件。如图所示，可以将来自处理器20的通信提供至总线应答器34，并进一步提供至0DLA40。进一步地，可以通过复用器32提供从总线应答器34到处理器20的通信，所述复用器32还接收来自0DLA40的输入。如图所示，根据是否激活测试模式，可以通过测试模式信号(0DLA_teStmode)对复用器32进行控制以选择总线应答器34或者0DLA40的数据来传送至处理器20，在激活测试模式的情况下，提供ODLA数据。如图进一步所示，0DLA40可以接收来自内部接口以及来自第二复用器36的输入，耦合所述第二复用器36以经由测试向量寄存器42接收调试信号和信息，而测试向量寄存器42又可以耦合至测试接入端口(TAP)接口 45b。TAP接口可以与电气电子工程师协会(IEEE) 1149.1-1990的联合测试行动小组(JTAG)标准兼容。如图所示，接口 45b可以经由输入串行线(TDI)和输出串行线(TDO)与芯片外的部件进行串行通信。如图进一步所示，第二 TAP接口 45a可以直接耦合至0DLA40。进一步地，0DLA40可以使用调试端口(图1中未示出)经由并行总线(例如16位的并行数据总线加上I位的时钟线)而与芯片外进行通信。尽管在图1的实施例中示出了该特定实施方式，但是本专利技术的范围并不限于此。如图所示，ODLA作为独立单元实现在硅上。在一个实施例中，ODLA位于芯片组中，尽管在其它实施例中，ODLA可以位于处理器和芯片组或者另一管芯上位置之间。ODLA监视接口信号并且将跟踪捕获至内部缓冲器(图1中未示出)。在跟踪捕获结束时，用户可以卸载缓冲器内容，例如，通过调试端口或者TAP端口。用户通常会将调试端口连接至外部逻辑分析器或者扩展调试端口。被推进通过调试端口的数据以标头模式(header pattern)开始并且遵循某种顺序，例如，固定的顺序，使得后处理软件能够重构所述数据。通过两个端口收集的数据还包含定时信息。使用户获知所述标头模式、卸载顺序以及定时信息，从而能够很容易地分析并且重构所述信息，以便在iFSB上示出每个时钟的活动性。ODLA提供全面的触发器组，所述触发器组使得用户能够对期望的事件产生触发并且有效地利用有限的管芯上跟踪缓冲器。例如，触发器可以开始或者停止跟踪捕获动作。另夕卜，能够重新触发重复事件。在一个实施例中，可以通过ODLA的内部寄存器对触发器进行编程。该寄存器块还包含能够通过主存储器映射的接口(例如，调试端口)或者辅助TAP接口访问的其它配置寄存器。除了监视iFSB之外，ODLA允许SoC将捕获能力扩展至用于特定定制调试目的的其它信号。在各个实施例中，这种调试信号可以来自芯片上的各个位置。例如，芯片的多个不同逻辑块可以具有一个或者多个与之相关联的内部观察节点。然后，可以将来自这些不同的观察节点的信号提供至内部节点观察模块，在此对它们进行收集。然后，可以将这些信号提供至ODLA (例如，通过复用器36)以进一步处理、存储、并且发送至芯片外代理(agent)。与iFSB类似，ODLA将这些信号捕获至其缓冲器中并且每个时钟都提供可观察性。因此，可以将单元级的观察节点路由至0DLA。并非每次仅限于观察小的位宽(例如，32位)并且需要进行多次测试，实施例可以用来仅进行一次测试并且获得所有的观察信号。由于SoC的包封构架(encapsulated architecture), ODLA适用于向处理器提供响应以进行大批量制造(HVM)测试。ODLA能够用作iFSB上的代理，以提供对功能性测试和调试的决定性响应，通过提供功能性内建自测试(BIST)能力，这对于对结构、速度以及功率筛选进行功能性HVM测试是有用的。此外，当与目标硬件测试结合时，实施例可以有助于对现场发生失效的部分进行失效分析和失效隔离。为了允许进行数据收本文档来自技高网...

【技术保护点】
一种半导体装置，包括：半导体管芯，所述半导体管芯包括经由单向互连耦合的第一代理和第二代理；并且所述半导体管芯还包括逻辑分析器，所述逻辑分析器具有跟踪缓冲器，用于存储从所述第一代理传送到所述第二代理的第一信息并且用于存储从所述第二代理传送到所述第一代理的第二信息，并且用于将所述第一信息和所述第二信息提供至管芯外的代理。

【技术特征摘要】
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【专利技术属性】
技术研发人员：T·C·钟，J·G·山德里，K·P·格里塞尔，L·R·博格，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：