半导体器件制造技术

本发明专利技术提供一种半导体器件，包括：主驱动单元，所述主驱动单元被配置为将并行施加的第一数据和第二数据串行化，并将串行化数据输出至数据输出焊盘；以及辅助驱动单元，所述辅助驱动单元被配置为在所述第一数据和所述第二数据具有不同逻辑电平的时段中驱动所述数据输出焊盘。

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求于2011年11月8日提交的韩国专利申请No.10-2011-0115999的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种包括用以支持预加重(pre-emphasis)操作的数据输出电路的半导体器件。
技术介绍
图7是现有的数据输出电路的框图。参见图7，现有的数据输出电路包括预主驱动单元700和主驱动单元720。预主驱动单元700被配置为将输出数据OUT_DATA反相并驱动。主驱动单元720被配置为将预主驱动单元700的输出数据驱动到数据输出焊盘DQ。照此，现有的数据输出电路在没有预加重操作的情况下简单地将输出数据OUT_DATA驱动到数据输出焊盘DQ。因此，数据输出电路根据输出数据OUT_DATA的模式而输出不同摆幅的电压，如在图6A和图6B(现有技术)的数据输出焊盘DQ的电压电平波形中所示出的那样。即，在输出数据OUT_DATA快速地在模式“0”与“1”之间变化的时段A或C期间，数据输出焊盘DQ的电压电平在比电源电压VDD低一定量的电压电平与比接地电压VSS高一定量的电压电平之间摆本文档来自技高网...

【技术保护点】
一种半导体器件，包括：主驱动单元，所述主驱动单元被配置为将并行施加的第一数据和第二数据串行化，并将串行化数据输出至数据输出焊盘；以及辅助驱动单元，所述辅助驱动单元被配置为，在所述第一数据和所述第二数据具有不同逻辑电平的时段中驱动所述数据输出焊盘。

【技术特征摘要】
2011.11.08 KR 10-2011-01159991.一种半导体器件，包括：主驱动单元，所述主驱动单元被配置为将并行施加的第一数据和第二数据串行化，并将串行化数据输出至数据输出焊盘；以及辅助驱动单元，所述辅助驱动单元被配置为，在所述第一数据和所述第二数据具有不同逻辑电平的时段中驱动所述数据输出焊盘，以及在所述第一数据和所述第二数据具有相同逻辑电平的时段中不驱动所述数据输出焊盘。2.如权利要求1所述的半导体器件，其中，所述主驱动单元包括：数据串行器，所述数据串行器被配置为将所述第一数据和所述第二数据串行化；以及主驱动器，所述主驱动器被配置为将从所述数据串行器顺序地输出的串行化数据输出至所述数据输出焊盘。3.如权利要求2所述的半导体器件，其中，所述辅助驱动单元包括：逻辑电平检测器，所述逻辑电平检测器被配置为检测所述第一数据和所述第二数据的逻辑电平，并响应于检测结果来控制驱动使能信号的电压电平；以及辅助驱动器，所述辅助驱动器被配置为，响应于所述驱动使能信号的电压电平而将从所述数据串行器顺序地输出的串行化数据输出至所述数据输出焊盘。4.如权利要求3所述的半导体器件，其中，所述逻辑电平检测器被配置为，在所述第一数据和所述第二数据具有不同逻辑电平的时段中输出具有处于电源电压电平与接地电压电平之间的中间电平的所述驱动使能信号，在所述第一数据和所述第二数据都具有逻辑高电平的时段中输出具有与所述接地电压电平相同的电压电平的所述驱动使能信号，以及在所述第一数据和所述第二数据都具有逻辑低电平的时段中输出与所述电源电压电平具有相同电压电平的所述驱动使能信号。5.如权利要求4所述的半导体器件，其中，所述逻辑电平检测器包括：第一反相器，所述第一反相器被配置为将所述第一数据反相；第二反相器，所述第二反相器被配置为将所述第二数据反相；以及驱动使能信号输出部，所述驱动使能信号输出部被配置为将所述第一反相器的输出信号与所述第二反相器的输出信号组合，并输出组合的信号作为所述驱动使能信号。6.如权利要求3所述的半导体器件，其中，所述辅助驱动器被配置为在所述第一数据和所述第二数据具有不同逻辑电平的时段中向所述数据输出焊盘供给电源电压或接地电压，而在所述第一数据和所述第二数据具有相同逻辑电平的时段中阻止所述供给。7.如权利要求6所述的半导体器件，其中，所述辅助驱动器包括：上拉预辅助驱动器，所述上拉预辅助驱动器被配置为，响应于所述驱动使能信号而将所述串行化数据反相；上拉辅助驱动器，所述上拉辅助驱动器被配置为，响应于所述上拉预辅助驱动器的输出数据而向所述数据输出焊盘供给所述电源电压；下拉预辅助驱动器，所述下拉预辅助驱动器被配置为，响应于所述驱动使能信号而将所述串行化数据反相；以及下拉辅助驱动器，所述下拉辅助驱动器被配置为，响应于所述下拉预辅助驱动器的输出信号而向所述数据输出焊盘供给所述接地电压。8.如权利要求1所述的半导体器件，其中，所述辅助驱动单元包括：逻辑电平检测器，所述逻辑电平检测器被配置为，检测所述第一数据和所述第二数据的逻辑电平，并生成电压电平响应于检测结果而被确定的上拉驱动数据和下拉驱动数据；上拉辅助驱动器，所述上拉辅助驱动器被配置为，将所述上拉驱动数据输出给所述数据输出焊盘；以及下拉辅助驱动器，所述下拉辅助驱动器被配置为，将所述下拉驱动数据输出至所述数据输出焊盘。9.如权利要求8所述的半导体器件，其中，所述逻辑电平检测器包括：上拉逻辑电平检测部，所述上拉逻辑电平检测部被配置为，在所述第一数据处于逻辑高电平而所述第二数据处于逻辑低电平的时段中将所述上拉驱动数据激活；以及下拉逻辑电平检测部，所述下拉逻辑电平检测部被配置为，在所述第一数据具有逻辑低电平而所述第二数据具有逻辑高电平的时段中将所述下拉驱动数据激活。10.如权利要求9所述的半导体器件，其中，所述上拉逻辑电平检测部包括：第一反相器，所述第一反相器被配置为将所述第一数据反相；以及第一或非门，所述第一或非门被配置为对所述第一反相器的输出数据和所述第二数据执行“或非”操作，并输出所述上拉驱动数据。11.如权利要求10所述的半导体器件，其中，所述下拉逻辑电平检测部包括：第二反相器，所述第二反相器被配置为将所述第二数据反相；第二或非门，所述第二或非门被配置为对所述第二反相器的输出数据和所述第一数据执行“或非”运算；以及第三反相器，所述第三反相器被配置为将所述第二或非门的输出数据反相，并输出反相数据作为所...

【专利技术属性】
技术研发人员：崔昌奎，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：