半导体存储器件制造技术

一种半导体存储器件包括：管道锁存电路，所述管道锁存电路被配置成响应于使能信号而将管道锁存电路的输出端子设定在预定电压电平或者接收并行输入的数据并输出串行数据；以及同步电路，所述同步电路被配置成与内部时钟同步地输出管道锁存电路的输出数据。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及一种半导体存储器件，且更具体而言涉及一种半导体存储器件的数据输出路径。
技术介绍
图1示出现有的半导体存储器件的数据输出路径。参见图1，现有的半导体存储器件的数据输出路径100包括时钟发生器110、管道锁存器120、管道锁存驱动器130、触发器(trigger) 140、预驱动器150和输出缓冲器160。时钟发生器110响应于延迟锁定环(DLL)(未示出)中所产生的延迟锁定环时钟RCLKDLL和FCLKDLL而产生差动内部时钟RCLKDO、RCLKD0B、FCLKDO和FCLKD0B。管道锁存器120基于并行输入的数据DATA与源时钟的下降沿和上升沿同步地串行地输出串行数据RDOB和FD0B。管道锁存驱动器130驱动串行数据RDOB及FDOB以输出数据RDODB及FD0DB。触发器140接收数据RDODB及FDODB且响应于ODT取反信号ODTB和DQS前导固定信号QPRE而与差动内部时钟RCLKDO、RCLKD0B、FCLKDO及FCLKD0B同步地输出数据UPDNB。预驱动器150控制数据UPDNB的转换率(slew rate)以输出数据RDATA和FDATA。输出缓冲器160从预驱动器150接收数据RDATA及FDATA并且将它们输出至数据焊盘DQ。图2是说明图1所示的时钟发生器110的内部结构的框图。参考图2，时钟发生器110包括具有反相器IV00、IVOU IV02和IV03的反相器链以及具有反相器IVOO'、IV01'、IV02'和IV03'的反相器链。时钟发生器110接收延迟锁定环时钟RCLKDLL及FCLKDLL且输出差动内部时钟RCLKDO、RCLKD0B、FCLKDO及FCLKD0B。本文中，差动内部时钟RCLKDO、RCLKD0B、FCLKDO及FCLKD0B包括与延迟锁定环时钟RCLKDLL的上升沿同步的差动内部时钟RCLKDO及RCLKD0B以及与延迟锁定环时钟FCLKDLL的上升沿同步的差动内部时钟FCLKDO及FCLKD0B。图3是说明图1所示的管道锁存驱动器130的内部结构的框图。参见图3，管道锁存驱动器130包括第一驱动单元131和第二驱动单元133。第一驱动单元131驱动并输出与源时钟的上升沿同步的数据RD0B。第二驱动单元133驱动并输出与源时钟的下降沿同步的数据FD0B。本文中，第一驱动单元131包括第一 PMOS晶体管ΡΡ00、第二 PMOS晶体管PP01、第一 NMOS晶体管ΝΝ00、第二 NMOS晶体管NNOl和第一反相器IV04。第一 PMOS晶体管PPOO经由栅极接收接地电压VSS，且包括耦接在电源电压(VDD)端子与第一耦接节点NOO之间的源极和漏极。第二 PMOS晶体管PPOl经由栅极接收与源时钟的上升沿同步的数据RD0B，且包括耦接在第一耦接节点NOO与第一输出节点0N00之间的源极和漏极。第一 NMOS晶体管NNOO经由栅极接收与源时钟的上升沿同步的数据RDOB，且包括耦接在第一输出节点ONOO与第二耦接节点NOl之间的源极和漏极。第二 NMOS晶体管NNOl经由栅极接收电源电压VDD，且包括耦接在第二耦接节点NOl与接地电压(VSS)端子之间的漏极和源极。第一反相器IV04将第一输出节点0N00的输出反相且输出反相的输出。除接收与源时钟的下降沿同步的数据FDOB外，第二驱动单元133具有与第一驱动单元131相同的结构。因此，为方便起见，本文中省略关于第二驱动单元133的进一步说明。图4是说明图1所示的触发器140的内部结构的框图。参见图4，触发器140包括第一同步单元141、第二同步单元143、第一电压电平固定单元145、第二电压电平固定单元147和反相单元149。第一同步单元141与差动内部时钟RCLKDO及RCLKD0B同步地将数据RDODB同步化且将所得信号输出至第二输出节点ONOl。如上文所述，数据RDODB与源时钟的上升沿同步且是从管道锁存驱动器130接收来的。差动内部时钟RCLKDO和RCLKD0B与时钟发生器110处的延迟锁定环时钟RCLKDLL的上升沿同步。第二同步单元143与差动内部时钟FCLKDO及FCLKD0B同步地将数据FDODB同步化且将所得信号输出至第二输出节点ONOl。如上文所述，数据FDODB与源时钟的下降沿同步且是从管道锁存驱动器130接收来的。差动内部时钟FCLKDO及FCLKD0B与时钟发生器110处的延迟锁定环时钟FCLKDLL的下降沿同步。第一电压电平固定单元145响应于ODT取反信号ODTB而将第二输出节点ONOl固定为电源电压VDD的电平。第二电压电平固定单元147响应于DQS前导固定信号QPRE而将第二输出节点ONOl固定为接地电压VSS的电平。反相单元149与第二输出节点ONOl耦接且输出与延迟锁定环时钟RCLKDLL及FCLKDLL同步的数据UPDNB。本文中，第一同步单元141包括第三PMOS晶体管PP02、第四PMOS晶体管PP03、第三NMOS晶体管NN02和第四NMOS晶体管NN03。第三PMOS晶体管PP02经由栅极接收在与延迟锁定环时钟RCLKDLL的上升沿同步的差动内部时钟RCLKDO和RCLKD0B之中的反相的差动内部时钟RCLKD0B，且包括耦接在电源电压(VDD)端子与第三耦接节点N02之间的源极和漏极。第四PMOS晶体管PP03经由栅极接收从管道锁存驱动器130接收来的且与源时钟的上升沿同步的数据RD0DB，且包括耦接在第三耦接节点N02与第二输出节点ONOl之间的源极和漏极。第三NMOS晶体管NN02经由栅极接收从管道锁存驱动器130接收来的且与源时钟的上升沿同步的数据RD0DB，且包括耦接在第二输出节点ONOl与第四耦接节点N03之间的漏极和源极。第四NMOS晶体管NN03经由栅极接收在与延迟锁定环时钟RCLKDLL的上升沿同步的差动内部时钟RCLKDO和RCLKD0B之中的未反相的差动内部时钟RCLKDO，且包括耦接在第四耦接节点N03与接地电压(VSS)端子之间的漏极和源极。第二同步单元143包括第五PMOS晶体管PP04、第六PMOS晶体管PP05、第五NMOS晶体管NN04和第六NMOS晶体管NN05。第五PMOS晶体管PP04经由栅极接收在与延迟锁定环时钟FCLKDLL的下降沿同步的差动内部时钟FCLKDO和FCLKD0B之中的反相的差动内部时钟FCLKD0B，且包括耦接在电源电压(VDD)端子与第五耦接节点N04之间的源极和漏极。第六PMOS晶体管PP05经由栅极接收从管道锁存驱动器130接收来的且与源时钟的下降沿同步的数据FD0DB，且包括耦接在第五耦接节点N04与第二输出节点ONOl之间的源极和漏极。第五NMOS晶体管NN04经由栅极接收从管道锁存驱动器130接收来的且与源时钟的下降沿同步的数据FD0DB，且包括耦接在第二输出节点ONOl与第五耦接节点N04之间的漏极和源极。第六NMOS晶体管NN05经由栅极接收在与延迟锁定环时钟FCLKDLL的下降沿同步的差动内部时钟FCLKDO和FCLKD0B之中的未反相的差动内部时钟FCLKDO，且包括耦接在第六耦接节点N05与接地电压(VSS)端子之间的漏极和源极。本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：管道锁存电路，所述管道锁存电路被配置成响应于使能信号而将所述管道锁存电路的输出端子设定在预定电压电平或者接收并行输入的数据并输出串行数据；以及同步电路，所述同步电路被配置成与内部时钟同步地输出所述管道锁存电路的输出数据。

【技术特征摘要】
2011.11.07 KR 10-2011-01152551.一种半导体存储器件，包括: 管道锁存电路，所述管道锁存电路被配置成响应于使能信号而将所述管道锁存电路的输出端子设定在预定电压电平或者接收并行输入的数据并输出串行数据；以及 同步电路，所述同步电路被配置成与内部时钟同步地输出所述管道锁存电路的输出数据。2.按权利要求1所述的半导体存储器件，其中，所述使能信号包括用于将片上终端单元使能的信号，且 所述管道锁存电路被配置成在所述使能信号被使能时将所述管道锁存电路的输出端子设定在所述预定电压电平。3.按权利要求1所述的半导体存储器件，其中，所述使能信号包括在读取操作期间在数据选通信号的前导时段中使能的信号，且 所述管道锁存电路被配置成在所述使能信号被使能时将所述管道锁存电路的输出端子设定在所述预定电压电平。4.按权利要求1所述的半导体存储器件，其中，所述内部时钟包括延迟锁定环中所产生的时钟。5.按权利要求4所述的半导体存储器件，其中，所述内部时钟是基于列地址选通潜伏时间信息和突发长度信息而限制性地施加的。6.按权利要求1所述的半导体存储器件，其中，所述管道锁存电路包括: 管道锁存器，所述管道锁存器被配置成接收所述并行输入的数据并且输出所述串行数据；以及 管道锁存驱动器，所述管道锁存驱动器被配置成响应于所述使能信号而将所述管道锁存电路的所述输出端子设定在所述预定电压电平或者经由所述管道锁存电路的所述输出端子输出从所述管道锁存器输出的所述串行数据。7.按权利要求1所述的半导体存储器件，其中，所述同步电路包括: 时钟发生器，所述时钟发生器被配置成产生与所述内部时钟相对应的差动内部时钟；及 触发器，所述触发器被配置成与所述差动内部时钟同步地输出所述管道锁存电路的所述输出数据。8.按权利要求1所述的半导体存储器件，还包括: 输出驱动电路，所述输出驱动电路被配置成将所述触发器的输出数据输出至数据焊盘。9.一种半导体存储器件，包括: 输出控制信号发生电路，所述输出控制信号发生电路被配置成产生输出控制信号，其中所述输出控制信号在第一使能信号和第二使能信号中的任何一个被使能时被使能；管道锁存电路，所述管道锁存电路被配置成根据所述第一使能信号、所述第二使能信号和所述输出控制信号将所述输出端子设定在预定电压电平或者接收并行输入的数据和经由所述管道锁存电路的输出端子输出串行数据；以及 同步电路， 所述同步电路被配置成与内部时钟同步地输出所述管道锁存电路的输出数据。10.按权利要求9所述的半导体存储器件，其中，所述内部时钟包括延迟锁定环中产生的时钟。11.按权...

【专利技术属性】
技术研发人员：金镕美，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：