半导体存储器件及其驱动方法技术

一种在全局数据线中使用终结方案的半导体存储器件包括全局数据线和数据线驱动单元。全局数据线在接口区与各自具有存储体的多个核心区之间传送数据。数据线驱动单元被设置在每个核心区中，且在数据传送操作中响应于数据而驱动数据全局线。数据线驱动单元在终结操作中将全局数据线设定为终结电压电平。

【技术实现步骤摘要】
半导体存储器件及其驱动方法相关申请的交叉应用本申请要求2011年10月27日提交的韩国专利申请No.10-2011-0110501的优先权，其全部内容通过引用合并在本文中。
本专利技术的示例性实施例涉及一种半导体设计技术，且更具体而言涉及在全局数据线中使用终结方案(terminationscheme)的半导体存储器件。
技术介绍
一般而言，在半导体存储器件(诸如，双数据速率同步DRAM(DDRSDRAM))中布置用于传送数据的多个数据线。随着半导体存储器件的容量增加，数据线的长度也增加。在此，数据线的长度增加会导致用于传送数据的数据线的负载增加。与此同时，半导体存储器件中所使用的数据线可以根据其布置的位置而分为区段(segment)输入/输出线、局部输入/输出线以及全局输入/输出线等。尤其地，由于诸如全局输入/输出线的全局数据线具有相对较大的负载，因此可能会发生数据的失真和丢失。因此，使用了中继器方案——在全局数据线的中间布置两个反相器级——来减少数据的失真。然而，中继器方案仅为一种示例性结构的驱动器电路且具有相当大的功耗。因此，提出了全局数据线的终结方案。图1说明现有的终结电路。参看图1，半导体存储器件包括多个核心区110、终结单元120以及锁存单元130。多个核心区110每个都是包括存储体的区域，且半导体存储器件使用存储体执行读取操作和写入操作。即，在半导体存储器件的写入操作中，经由数据焊盘140(设置在接口区中)输入的数据经由全局数据线GIO传送，且传送的数据被储存在设置于核心区110中的存储体中。在半导体存储器件的读取操作中，储存在存储体中的数据经由全局数据线GIO传送，且传送的数据经由数据焊盘140而被输出至半导体存储器件的外部。终结单元120用于执行全局数据线GIO的终结操作。终结单元120响应于终结控制信号TM_CTR将全局数据线GIO驱动为具有终结电平(VDD/2)。在此情况下，终结控制信号TM_CTR是在数据的读取和写入操作时段期间被激活的信号，且终结控制信号TM_CTR可以对应于在读取操作和写入操作中被激活的列命令信号。随后，锁存单元130是用于防止全局数据线GIO浮置的部件。在下文中将简单地描述现有的终结操作。当执行终结操作时，即当终结控制信号TM_CTR被激活为逻辑“高”时，终结单元120中的PMOS晶体管和NMOS晶体管均接通。因此，全局数据线GIO的电压电平终结在终结电平(VDD/2)。如上所述，终结控制信号TM_CTR是在半导体存储器件中的数据的读取和写入操作时段期间被激活的信号，且在终结操作中形成包括PMOS晶体管和NMOS晶体管的直流路径。即，在现有的半导体存储器件中，在终结操作中形成直流路径，且大量电流经由直流路径消耗。与此同时，随着半导体存储器件的储存容量变大，数据线的长度变长，且全局数据线GIO的长度也变长。为了执行如上所述的较长的全局数据线GIO的终结操作，终结单元120的电路尺寸增大。
技术实现思路
本专利技术的实施例涉及一种用于在不增加终结电路的尺寸的情况下执行终结操作的半导体存储器件。根据本专利技术的一个实施例，一种半导体存储器件包括：全局数据线，配置成在接口区与多个核心区之间传送数据，所述多个核心区每个都具有存储体；以及数据线驱动单元，被布置在所述核心区中的每个中且被配置成在数据传送操作中响应于数据而驱动数据全局线且在终结操作中将全局数据线设定在终结电压电平。根据本专利技术的另一个实施例，一种集成电路包括：上拉驱动控制单元，被配置成响应于上拉终结控制信号并根据数据用上拉电压驱动全局数据线；以及下拉驱动控制单元，被配置成响应于下拉终结控制信号并根据数据用下拉电压驱动全局数据线，其中上拉终结控制信号和下拉终结控制信号在列命令信号被激活之前的不同时段期间被激活。根据本专利技术的又一个实施例，一种终结操作方法包括以下步骤：在列命令信号被激活之前的设定时段期间执行全局数据线的终结操作；以及在列命令信号被激活之后根据数据来驱动全局数据线。在根据本专利技术的实施例的半导体存储器件中，可以在不使用额外的终结电路的情况下减小半导体存储器件的时间变量“tAA”。附图说明图1说明现有的终结电路。图2说明根据本专利技术的一个示例性实施例的半导体存储器件。图3说明图2的数据线驱动单元的一个示例性实施例。图4是说明根据本专利技术的一个示例性实施例的终结操作的波形图，其中以半导体存储器件的读取操作为例来进行说明。图5说明图2的数据线驱动单元的另一个实施例。具体实施方式下面将参照附图更详细地描述本专利技术的示例性实施例。但是，本专利技术可以用不同的方式实施，并不应当解释为限定为本文所提供的实施例。另外，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本专利技术的范围。在本说明书中，相同的附图标记在本专利技术的不同附图和实施例中表示相同的部分。图2说明根据本专利技术的一个示例性实施例的半导体存储器件。参看图2，根据本专利技术的本实施例的半导体存储器件包括多个核心区210和锁存单元220。在此，锁存单元220是用于防止全局数据线GIO浮置的部件。本专利技术的本示例性实施例的半导体存储器件具有布置在多个核心区210的每个中的数据线驱动单元211。数据线驱动单元211可以在数据传送操作中响应于数据来驱动全局数据线GIO，且数据线驱动单元在终结操作中终结全局数据线GIO、即将全局数据线GIO设定在终结电压电平。在图2中，数据线驱动单元211被布置在核心区210的每个中，即对应于每个存储体。在此情况下，终结操作可以对应于每个存储体来执行。图3说明图2的数据线驱动单元211的一个实施例。参看图3，数据线驱动单元211包括感测放大单元310、控制信号发生单元320、选择性传送单元330以及线驱动单元340。感测放大单元310感测经由主/副局部输入/输出线LIOT及LIOB传送的数据、放大所感测的数据，并且然后输出经放大的数据。在此，感测放大单元310响应于使能信号EN而执行感测放大操作，而使能信号EN是在读取操作中被激活的信号。作为参考，在半导体存储器件中，用于读取操作的列命令信号在读取操作中被激活。使能信号EN可以为对应于列命令信号的信号。作为参考，在半导体存储器件中，用于写入操作的列命令信号在写入操作中被激活。控制信号发生单元320响应于用于读取操作的信号RD而产生终结控制信号TM_PUL。在此，终结控制信号TM_PUL是在用于读取操作的列命令信号响应于用于读取操作的信号RD而被激活之前的特定时段期间激活的脉冲信号。选择性传送单元330响应于终结控制信号TM_PUL而选择性地传送从感测放大单元310输出的数据或驱动控制信号。即，当终结控制信号TM_PUL被去激活为逻辑“低”时，选择性传送单元330传送感测放大单元310的输出信号，使得上拉驱动控制信号CTR_UP或下拉驱动控制信号CTR_DN被激活。当终结控制信号TM_PUL被激活为逻辑“高”时，选择性传送单元330传送终结控制信号TM_PUL，使得上拉驱动控制信号CTR_UP和下拉驱动控制信号CTR_DN两者都被激活。线驱动单元340响应于从选择性传送单元330输出的上拉驱动控制信号CTR_UP和下拉驱动控制信号CTR_DN而驱动全局数据线GIO。如上所述，在数据传送操作中本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：全局数据线，所述全局数据线被配置成在接口区与多个核心区之间传送数据，所述多个核心区每个都具有存储体；以及数据线驱动单元，所述数据线驱动单元布置在所述核心区中的每个中，且被配置成在数据传送操作中响应于数据而驱动所述数据全局线以及在终结操作中将所述全局数据线设定在终结电压电平。

【技术特征摘要】
2011.10.27 KR 10-2011-01105011.一种半导体存储器件，包括：全局数据线，所述全局数据线被配置成在接口区与多个核心区之间传送数据，所述多个核心区每个都具有存储体；以及数据线驱动单元，所述数据线驱动单元布置在所述核心区中的每个中，且被配置成在数据传送操作中响应于数据而驱动所述全局数据线以及在终结操作中将所述全局数据线设定在终结电压电平，其中，所述数据线驱动单元包括：选择性传送单元，所述选择性传送单元被配置成：当终结控制信号被去激活时输出被选择性激活的上拉驱动控制信号或下拉驱动控制信号，当所述终结控制信号被激活时输出被激活的上拉驱动控制信号和下拉驱动控制信号；以及线驱动单元，所述线驱动单元被配置成响应于所述选择性传送单元的输出信号而驱动所述全局数据线。2.如权利要求1所述的半导体存储器件，还包括控制信号发生单元，所述控制信号发生单元被配置成产生在列命令信号被激活之前的设定的时段期间被激活的所述终结控制信号。3.如权利要求2所述的半导体存储器件，其中，所述数据线驱动单元被配置成响应于所述终结控制信号而执行所述终结操作。4.如权利要求1所述的半导体存储器件，其中，所述数据线驱动单元包括分别对应于所述多个核心区的存储体的多个数据线驱动单元。5.一种集成电路，包括：上拉驱动控制单元，所述上拉驱动控制单元被配置成响应于上拉终结控制信号并根据数据用上拉电压来驱动全局数据线；以及下拉驱动控制单元，所述下拉驱动控制单元被配置成响应于下拉终结控制信号并根据所述数据用下拉电压驱动所述全局数据线，其中，所述上拉终结控制信号和所述下拉终结控制信号在列命令信号被激活之前的不同时段期间被激活，其中，所述上拉驱动控制单元和所述下拉驱动控制单元每个都包括：选择性传送单元，所述选择性传送单元被配置成：当所述终结控制信号被去激活时输出被选择性激活的上拉驱动控制信号或下拉驱动控制信号，当所述终结控制信号被激活时输出被激活的上拉驱动...

【专利技术属性】
技术研发人员：尹载雄，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：