半导体存储器件及其驱动方法技术

一种在全局数据线中使用终结方案的半导体存储器件包括全局数据线和数据线驱动单元。全局数据线在接口区与各自具有存储体的多个核心区之间传送数据。数据线驱动单元被设置在每个核心区中，且在数据传送操作中响应于数据而驱动数据全局线。数据线驱动单元在终结操作中将全局数据线设定为终结电压电平。

【技术实现步骤摘要】
半导体存储器件及其驱动方法相关申请的交叉应用本申请要求2011年10月27日提交的韩国专利申请No.10-2011-0110501的优先权，其全部内容通过引用合并在本文中。
本专利技术的示例性实施例涉及一种半导体设计技术，且更具体而言涉及在全局数据线中使用终结方案(terminationscheme)的半导体存储器件。
技术介绍
一般而言，在半导体存储器件(诸如，双数据速率同步DRAM(DDRSDRAM))中布置用于传送数据的多个数据线。随着半导体存储器件的容量增加，数据线的长度也增加。在此，数据线的长度增加会导致用于传送数据的数据线的负载增加。与此同时，半导体存储器件中所使用的数据线可以根据其布置的位置而分为区段(segment)输入/输出线、局部输入/输出线以及全局输入/输出线等。尤其地，由于诸如全局输入/输出线的全局数据线具有相对较大的负载，因此可能会发生数据的失真和丢失。因此，使用了中继器方案——在全局数据线的中间布置两个反相器级——来减少数据的失真。然而，中继器方案仅为一种示例性结构的驱动器电路且具有相当大的功耗。因此，提出了全局数据线的终结方案。图1说明现有的终结电路。参本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：全局数据线，所述全局数据线被配置成在接口区与多个核心区之间传送数据，所述多个核心区每个都具有存储体；以及数据线驱动单元，所述数据线驱动单元布置在所述核心区中的每个中，且被配置成在数据传送操作中响应于数据而驱动所述数据全局线以及在终结操作中将所述全局数据线设定在终结电压电平。

【技术特征摘要】
2011.10.27 KR 10-2011-01105011.一种半导体存储器件，包括：全局数据线，所述全局数据线被配置成在接口区与多个核心区之间传送数据，所述多个核心区每个都具有存储体；以及数据线驱动单元，所述数据线驱动单元布置在所述核心区中的每个中，且被配置成在数据传送操作中响应于数据而驱动所述全局数据线以及在终结操作中将所述全局数据线设定在终结电压电平，其中，所述数据线驱动单元包括：选择性传送单元，所述选择性传送单元被配置成：当终结控制信号被去激活时输出被选择性激活的上拉驱动控制信号或下拉驱动控制信号，当所述终结控制信号被激活时输出被激活的上拉驱动控制信号和下拉驱动控制信号；以及线驱动单元，所述线驱动单元被配置成响应于所述选择性传送单元的输出信号而驱动所述全局数据线。2.如权利要求1所述的半导体存储器件，还包括控制信号发生单元，所述控制信号发生单元被配置成产生在列命令信号被激活之前的设定的时段期间被激活的所述终结控制信号。3.如权利要求2所述的半导体存储器件，其中，所述数据线驱动单元被配置成响应于所述终结控制信号而执行所述终结操作。4.如权利要求1所述的半导体存储器件，其中，所述数据线驱动单元包括分别对应于所述多个核心区的存储体的多个数据线驱动单元。5.一种集成电路，包括：上拉驱动控制单元，所述上拉驱动控制单元被配置成响应于上拉终结控制信号并根据数据用上拉电压来驱动全局数据线；以及下拉驱动控制单元，所述下拉驱动控制单元被配置成响应于下拉终结控制信号并根据所述数据用下拉电压驱动所述全局数据线，其中，所述上拉终结控制信号和所述下拉终结控制信号在列命令信号被激活之前的不同时段期间被激活，其中，所述上拉驱动控制单元和所述下拉驱动控制单元每个都包括：选择性传送单元，所述选择性传送单元被配置成：当所述终结控制信号被去激活时输出被选择性激活的上拉驱动控制信号或下拉驱动控制信号，当所述终结控制信号被激活时输出被激活的上拉驱动...

【专利技术属性】
技术研发人员：尹载雄，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：