使用选择性预充电的存储器制造技术

本发明专利技术公开了对数字存储器进行操作的方法、设备和系统，其中，包括多个存储单元的数字存储器件接收用于对存储单元的子组执行操作的命令，其中所述存储单元的子组比所述器件作为整体包含的存储单元少，其中所述器件响应于所接收到的命令对与所述存储单元的子组相关联的位线子组进行选择性预充电。

【技术实现步骤摘要】

本公开的实施例涉及集成电路，具体地，涉及使用选择性预充电的数字存储体。
技术介绍
电子系统应用于许多设备中，所述设备包括个人计算机(PC)、服务器、路由器、集线器、交换机、线卡、蜂窝电话、个人数字助理(PDA)、电子游戏设备、高清晰度电视机(HDTV)、以及工业设备、车载设备等等。这些电子系统的主要技术驱动是数字逻辑和控制、半导体存储器、输入/输出(I/O)以及复合信号(模拟和数字)技术。独立产品的例子包括微处理器/控制器、动态随机访问存储器(DRAM)、SRAM、闪存EEPROM、A/D转换器等。嵌入式产品的例子包括作为SIC(片内系统)的多片集成电路(IC)或作为SOC(片上系统)的单片1C。半导体存储器(例如DRAM、SRAM、ROM、EPROM、EEPROM、闪存 EEPROM、铁电 RAM、MAGRAM等)在三十多年里在许多电子系统中扮演了重要角色。它们的用于数据存储、代码(指令)存储和数据检索/访问(读/写)的功能持续地跨越各种应用。这些独立的/分立的存储器产品形式和嵌入式形式的存储器(例如集成有如逻辑等的其它功能的存储器)在模块或单片IC中的应用持续增长。在各种应用中，成本、工作功率、带宽、延迟、使用的简易性、支持广泛应用的能力(平衡访问对比不平衡访问)以及非易失性都是所期望的特性。从20世纪70年代的在单片IC上数千比特的存储量起，半导体技术在每存储器芯片的密度上已经有了很大的发展。目前在易失性读/写RAM(如DRAM)以及非易失性读/写存储器(如闪存EEPROM)中可以实现I吉比特(GB)每单片1C。但是，访问的粒度(granularity of access)却未跟上。虽然目前可利用多存储体(multibank) IC,但是一次不能访问多于32比特。实际上，对于读/写而言，一次仅可用一个存储体，而其它的存储体则无法用于基本上同时进行的操作。访问和周期次数已经得到改善，从而提供了带有例如“列预取(column pre-fetch) ”、“ 开放页(open page)”、和“专用 1/0 接口” (DDR, QDR,RambusTM)等的限制的较高带宽。但是，随机延迟-访问存储器中任何地方的任何随机位置的能力-仍然是个问题。在由于便携性而要求低电压和电池供电的情况下，还需大幅降低功率和延迟。例如，移动SDRAM(例如Micron等所提供的移动SDRAM)在降低“待机功率”方面已采取了一些措施。但是，降低工作功率仍是这种存储器的一个问题。在例如以矩阵方式逐行逐列地组织的、在市场上可购买到的DRAM中，在开放行(等于一个“页面”)时，一旦该“页面”被开放，则对于快速随机访问而言可使用一千至四千比特。但是，由于各种原因，通信存储器在使用开放页面架构的情况下效率不高。首先，与计算系统存储器中的不平衡的读/写(读可能以多于三比一的比例超过写)不同，通信存储器需要平衡的读/写(读的次数大约等于写的次数)。第二，在通信存储器中，包存储器内容的外出(输出)完全是随机的和不可预测的。因此，由于这些原因，任何包(或包的部分)的随机延迟需要有用的带宽，而非快速访问例如开放页面中的受限的寻址空间的能力。此外，在可以开放新的页面(如DRAM中)之前，必须关闭现有的或当前的页面，并对整个存储体进行预充电。因此，如果单个存储体具有64Mb的密度，则即使只需要被访问行中的16个新的比特，也必须对整个存储体进行预充电，该预充电消耗了功率且提高了存储器器件的温度。尽管带宽、延迟、成本、功率和波形因数都是重要的，但是对于移动应用而言，低功率是关键。随着新一代器件的密度和速度的提高，工作功率的降低是关注的重点。DRAM、SRAM和闪存EEPROM中的异步操作是当前降低工作功率的优先选择，但是，这对访问时间和性能有不利影响。另一方面，同步操作需要对集成电路(IC)中的上百万个节点进行启动和 预充电，从而导致了高功率成本。例如在CMOS设计中，工作功率大约等于CV2f，其中f 是频率，C是(各种)电容，V是电压。V和C的降低是有限的。一般地，为了更好的性能，必须提高f，使得同时降低工作功率更加困难。多存储体存储器在DRAM、SRAM和闪存中是常见的。为改善带宽，在DRAM和SRAM(例如RambusTM、DDR、QDR等)中均已普及数据和“开放页”的预定(例如预取)突发。RLDRAM 和FCRAM 是带宽和延迟推力(latency thrust)的两个例子。轮询(round-robin)方案也可用于降低功率，但是由于限于以预定顺序访问每个存储体，因而不允许随机行访问。因此，随机行访问时间平均被延长。在1998年10月27日授予Rogers等人的美国专利5，828，610中，公开了一种静态RAM(SRAM)。该SRAM被描述为能够在对数据字进行读访问操作之前对该数据字进行选择性预充电，以节省功率。但是，其中并未讲解或暗示在写访问操作之前进行选择性预充电。该美国专利5，828，610也没有讲解或暗示对存储器单元的单个列进行选择性预充电的方法。此外，尽管示出了选择性预充电，Roger的SRAM以及其它未利用选择性预充电的标准存储器的操作需要在可以访问另一存储器段之前完成一个访问周期。这种操作方式导致了延迟的增加。此外，SRAM通常不如其它形式的存储器(例如DRAM)那样密集。因此，与更密集的形式的存储器如现代DRAM相比，SRAM较少受到软错误的影响。除了对软错误的灵敏性之外，与DRAM不同，传统的SRAM典型地不需要支持各种突发模式操作。附图说明通过结合附图的以下详细描述将容易地理解本公开的实施例。在附图的图示中以示例方式而不是限定性的方式来示出本公开的实施例。图1a-1h示出了本领域中已知的示例DRAM存储单元结构的示意图；图2a_2c示出了根据现有技术的各种示例性磁心存储器单元矩阵结构和物理布局;图3示出了根据现有技术的包括存储单元详情的典型存储器矩阵架构；图4示出了描述根据本专利技术实施例的数字存储器操作的流程图5示出了根据本专利技术各种实施例的存储器矩阵阵列架构的框图；图6示出了根据本专利技术实施例的存储器单元架构的示意图；图7示出了根据实施例的包括预充电选择线的存储器矩阵架构；图8示出了根据实施例的包括预充电选择线和预充电电压的存储器矩阵架构；图9示出了描述根据本专利技术的各种实施例的数字存储器操作的流程图，其中可以用一个命令来替代另一个命令而不需要发起新的访问周期；图10-21描述了现有技术中的DRAM芯片的时序图；图22-28示出了根据本专利技术各种实施例的、对传统DDR SDRAM(同步双数据速率DRAM)的改进；以及图29示出了被配置为实现本专利技术的各种实施例的示例性计算机系统。图30描述了包含对一个或多个电子电路的形式或编译描述的介质。具体实施例方式在下面的详细说明中参考构成本文中一部分的附图，其中以本公开的示例性实施例的方式来示出所述附图。应当理解，在不背离本公开的范围的情况下，可以使用其它实施例并且可以进行结构上或逻辑上的变化。因此，以下详细说明不应被认为是限制性的，而是根据本公开的实施例的范围由所附的权利要求及其等效内容来限定。可以以有助于理解各种实施例的方式将各个操作描述为多个依次的离散操作；但是，不应将本文档来自技高网...

【技术保护点】
一种系统，包括：数字信号处理器；以及数字存储器件，所述数字存储器件可操作地耦合到所述数字信号处理器且包括：按包括多个列和多个行的网格布置的多个存储单元，每一列中的存储单元经由多个位线中的相应位线耦合，每一行中的存储单元经由多个行线中的相应行线耦合；以及预充电选择电路，所述预充电选择电路可操作地耦合到所述多个位线，且被配置为：在第一时间帧且响应于所接收的第一命令，对所述多个存储单元的第一子组进行第一访问操作，对所述多个位线的第一子组进行选择性预充电，所述多个位线的第一子组包括比全部的所述多个位线少的位线，其中所述多个位线的第一子组对应于所述多个存储单元的第一子组；以及在与第一时间帧不同的第二时间帧且响应于所接收的第二命令，对所述多个存储单元的第二子组进行第二访问操作，对所述多个位线的第二子组进行选择性预充电，所述多个位线的第二子组包括比全部的所述多个位线少的位线，其中所述多个位线的第二子组对应于所述多个存储单元的第二子组；以及访问电路，所述访问电路耦合到所述多个存储单元，且被配置为至少部分地在第二时间帧内对所述多个存储单元的第一子组进行第一访问操作。

【技术特征摘要】
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【专利技术属性】
技术研发人员：G·R·莫汉·拉奥，
申请(专利权)人：S阿夸半导体有限公司，
类型：发明
国别省市：