内存阵列以及在内存阵列中加速数据传输的方法技术

本发明专利技术公开了一种内存阵列以及一种用于在内存阵列中加速数据传输的方法。该内存阵列包含至少一对差动局部比特线、至少一对差动全域比特线、至少一栏选择信号线、至少一启动信号线以及局部感测加速器。该栏选择信号线用来将该对差动局部比特线充电至预定电压。该启动信号线用来于该对差动局部比特线的电压达到特定值时，将该对差动局部比特线耦接至该对差动全域比特线。该局部感测加速器耦接于该对差动局部比特线，用来决定该对差动局部比特线的该电压，且于该电压达到该特定值时，启动加速器信号线来栓锁该对差动局部比特线中的一比特线并且将另一比特线拉低。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
传统的半导体内存阵列包括全域(或“主要”)字节线与比特线以及局部(或“次要”)字节线与比特线，而读取跟写入的过程透过自全域比特线传输数据至局部比特线来进行，反之亦然。此外，字节线可促进比特线的存取。举例来说，图I描绘了一个传统内存阵列100。如图所示，内存阵列100包含差动局部(local)输入/输出线(差动局部字节线)Lio与LioF，其透过多个晶体管而耦接于差动全域(global)输入/输出线(差动全域字节线)Gio与GioF。为了简洁起见，仅有单一·全域输入/输出的差动对与局部输入/输出的差动对被显不于图I。当操作时，在传统读取流程中，局部比特线会预先充电(pre-charged),这表示它们具有一特定值。栏选择信号(column selection signal)CSEL(见图2所示的时序示意图中的h)被触发产生以选择一特定字节线，这使得相对应的差动比特线Lio与LioF会变“成熟的(mature) ”,这表示其中有一条线会放电使得Lio与LioF之间发生电位分离(见图2所示的时序示意图中h与t2之间的Lio/LioF)，而差动比特线之间必须到达一预定的电位分离临界值以使得一读取程序可开始运行(见图2所示的时序示意图中的^，而此预定的电位分离临界值通常大约为300mV。因此，内存阵列100也包含一电流感测放大器，此电流感测放大器侦测比特线上的一小电流，并将该电流转换至一电压，并且放大该电压以使得一储存值可自内存中被读取出来。当该电压达到该最小电位分离时，该电流感测放大器便触发产生读取启动(read enable)信号RdEn,其可导通局部线与全域线之间的晶体管，因此允许数据的传输。对于写入的过程而言，预备写入至一局部比特线的值出现于全域比特线上，栏选择信号CSEL(如图2所示)被触发产生以选择合适的字节线，且相对应的局部比特线开始产生信号电位分离。当该电流感测放大器侦测到该信号电位分离几乎达到300mV时，写入启动信号WrEn会被触发产生，其可将全域比特线上的值写入局部比特线。读取程序中的栏选择信号CSEL与相对应的比特线的信号电位分离的时序描绘于图2中。如图所示，局部比特线的信号电位分离是缓慢且渐进的(见图2所示的时序示意图中V h与t2之间的Lio/LioF)。一般来说，为了使读取程序能快速发生，位于局部比特线上的电压应尽可能高，然而，在现今内存阵列中，电路布局的尺寸通常很小，这代表电流感测放大器的尺寸也会很小，因此，电压的放大程度便会很有限。写入程序也被相似的问题所困扰。此外，在本
中有一公认的现象是当线的长度增加时，线的电容值也会增加，在传统内存阵列100中，局部比特线相当长，因此会具有一个相对大的电容值，此现象会造成差动局部比特线Lio与LioF的缓慢信号电位分离(见图2中的Lio/LioF),因此，当数据自全域比特线Gio与GioF写入至局部比特线Lio与LioF时,便会造成一个重负载(heavy loading)的问题。总结来说，传统内存设计的特性(例如小尺寸感测放大器的需求以及信号线的电容的存在)对于读取与写入的程序而言会引起无可避免的问题，因此，本领域的优先目标便在于设计一种可加速局部比特线的信号电位分离的系统。
技术实现思路
本专利技术所要解决的技术问题是提供一种，其可加速局部比特线之间的信号电位分离，以增加读取与写入操作的速度，同时可减少这些程序的功率消耗。依据本专利技术的一实施例，其提供一种内存阵列。该内存阵列包含至少一对差动局部比特线、至少一对差动全域比特线、至少一栏选择信号线、至少一启动信号线以及局部感测加速器。该栏选择信号线用来将该对差动局部比特线充电至预定电压。该启动信号线用来在该对差动局部比特线的电压达到特定值时，将该对差动局部比特线耦接至该对差动全域比特线。该局部感测加速器耦接于该对差动局部比特线，用来决定该对差动局部比特线的该电压，且在该电压达到该特定值时，启动加速器信号线来栓锁该对差动局部比特线中的一比特线并且将另一比特线拉低。 依据本专利技术的另一实施例，其提供一种用于在内存阵列中加速数据传输的方法。该方法包含提供至少一对差动局部比特线；提供至少一对差动全域比特线；产生栏选择信号，以将该对差动局部比特线充电至预定值；产生启动信号，以在该对差动局部比特线的电压达到特定值时，将该对差动局部比特线耦接至该对差动全域比特线；当该电压达到该特定值时，启动加速器信号以栓锁该对差动局部比特线中的一比特线并且将另一比特线拉低。依据本专利技术的又一实施例，其提供具有局部加速区块的内存阵列。该内存阵列包含至少一对差动局部比特线；至少一对差动全域比特线，耦接于该对差动局部比特线；以及至少一启动线，耦接于该对局部比特线或该对全域比特线；其中该局部加速区块被设定来选择性地将该对差动局部比特线的一差动局部比特线栓锁在高电位且造成另一差动局部比特线降至低电位。本专利技术的内存阵列和在内存阵列中加速数据传输的方法利用局部感测加速器增加内存阵列读取与写入流程的速度，同时减少功率消耗。此外，包含该局部感测加速器的内存阵列并不需要额外增加电路布线面积。附图说明图I为传统内存阵列设计的示意图。图2为图I中的传统内存阵列的信号发送与字节线电位分离之间关系的时序示意图。图3为本专利技术内存阵列设计的一实施例的示意图。图4为图3中的内存阵列的读取程序的信号触发产生与字节线电位分离之间关系的时序不意图。图5为图3中的内存阵列的写入程序的信号触发产生与字节线电位分离之间关系的时序不意图。其中，附图标记说明如下100>300内存阵列305感测加速器311、312、313晶体管Lio、LioF局部比特线Gio、GioF全域比特线具体实施例方式在下面详述的说明中，参考用的附图构成本说明书的一部分，并在其中以披露特·定实施例可能实行的方式来加以具体说明。该实施例的描述具有足够的细节，而熟习本领域的技艺者当可据以理解并加以实现，且在不违背本专利技术的精神的范畴下，其他的实施例也可被采用，且各种变化/修改也是可行的。本专利技术提供一种新的内存阵列设计，其可消除许多传统内存阵列中固有的速度限制，此处所述的系统与内存促使局部比特线之间信号电位的快速分离，因此可增加数据传输的速度并且同时减少读取与写入程序的功率消耗。图3为本专利技术内存阵列设计300的一实施例的示意图。内存阵列300包含差动局部比特线Lio与LioF，耦接于差动全域比特线Gio与GioF。读取启动线RdEn与写入启动(write enable)线WrEnF分别稱接于该全域与差动局部比特线上的一晶体管对。内存阵列300包含局部感测加速器305。局部感测加速器305包含两个交叉耦合的晶体管311与312，耦接于局部比特线Lio与LioF之间，晶体管311与312的漏极进一步耦接于第三晶体管313的源极，然后耦接于地，并且有信号线LSaEn耦接于第三晶体管313的栅极。交叉耦合的晶体管311与312被设定来使晶体管311的栅极耦接至晶体管312的源极与一条差动局部比特线，同时晶体管312的栅极耦接于晶体管311的源极与另一条差动局部比特线。在操作过程中，局部感测加速器305使得局部比特线的电位在读取流程中加速地分离。一开始，在时间h的时候，栏选择本文档来自技高网...

【技术保护点】
一种内存阵列，包含：至少一对差动局部比特线；至少一对差动全域比特线；至少一栏选择信号线，用来将该对差动局部比特线充电至预定电压；至少一启动信号线，用来在该对差动局部比特线的电压达到特定值时，将该对差动局部比特线耦接至该对差动全域比特线；以及局部感测加速器，耦接于该对差动局部比特线，用来决定该对差动局部比特线的该电压，且在该电压达到该特定值时，启动加速器信号线来栓锁该对差动局部比特线中的一比特线并且将另一比特线拉低。

【技术特征摘要】
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【专利技术属性】
技术研发人员：罗元均，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：