存储器内的字线电压控制制造技术

本发明专利技术提供存储器内的字线电压控制。存储器电路(2)包括位栅格(4)，位栅格(4)被选择以利用字线(20)上的字线电压读取。字线电压控制电路(26)产生二步字线电压信号。字线电压首先增大至中间电平，在该中间电平下字线晶体管(12)将位栅格(4)弱耦接至位线(8)。该中间电平被维持长达第一延迟时段。在第一延迟时段后，字线电压增大至全干线值并且该全干线值被维持长达第二延迟时段。随后，字线电压在读取操作的结束时返回至低电平。该二步字线电压信号为位栅格(4)提供较佳的访问干扰裕度。

【技术实现步骤摘要】
存储器内的字线电压控制
本专利技术涉及存储器电路的领域。更具体而言，本专利技术涉及存储器电路内用以触发位栅格(bitcell)的读取的字线电压的控制。
技术介绍
提供包含位栅格阵列的存储器电路是众所周知的，其中每一个位栅格具有储存数据值的节点。该节点经由字线晶体管耦接至用于读取储存的数据值的位线。字线晶体管具有传导性，该传导性取决于耦接至正被读取的位栅格的字线上的字线信号的字线电压。随着归因于更小集成电路几何形状的使用者而使存储器电路内的电路元件的尺寸变得更小以及存储器的操作电压被减小以努力降低电力消耗，日益增加的问题为与存储器有关的访问干扰裕度(accessdisturbmargin)。当读取访问位栅格时，由于诸如导致位栅格内稳定性问题的位线与内节点间的电荷共享的效应，可能不能正确地读取所储存的数据值。
技术实现思路
本专利技术的一方面提供一种存储器电路，该存储器电路包含：位栅格阵列，该位栅格阵列包括耦接至至少一个位线及字线的位栅格，所述位栅格具有节点以及字线晶体管，所述节点储存数据值，所述字线晶体管经配置以为所述节点与所述至少一个位线中的位线间的电流路径提供传导性，所述传导性取决于所述字线上的字线信号的字线电压；以及字线驱动器电路，该字线驱动器电路经配置以在所述位栅格被访问期间将所述字线电压控制为：(i)在第一改变时段期间，自第一电压电平改变为中间电压电平，在所述第一电压电平下所述字线晶体管具有低传导性，在所述中间电压电平下所述字线晶体管具有中间传导性；(ii)在第一延迟时段期间，基本维持所述中间电压电平；(iii)在第二改变时段期间，自所述中间电平改变为第二电压电平，在所述第二电压电平下所述字线晶体管具有高传导性；(iv)在第二延迟时段期间，基本维持所述第二电压电平；以及(v)在第三改变时段期间，自所述第二电压电平改变为所述第一电压电平；其中所述中间电压电平介于所述第一电压电平与所述第二电压电平之间。本专利技术技术提供一种存储器，在该存储器中，在读取访问或写入访问二者这二者期间，字线电压被控制为使得字线电压首先改变为字线晶体管具有中间传导性的电平，并且随后在第一延迟时段期间基本被保持在该电平，之后被改变为字线晶体管具有高传导性的电平。字线电压的步进降低了位栅格的访问干扰，进而增大了存储器的可靠性。上述字线电压的变化可在被布置为使得字线驱动器电路在供应电压源与所述字线之间提供一电流路径的一些实施例中实现，并且所述电流路径：(i)当所述位栅格未被访问时具有第一低传导性；(ii)在所述第一改变时段期间具有间传导性；(iii)在所述第一延迟时段期间具有第二低传导性；(iv)在所述第二改变时段及所述第二延迟时段期间具有高传导性；并且(v)在所述第三改变时段期间具有第三低传导性；并且所述中间传导性介于所述第一低传导性与所述高传导性之间。各种低传导性电平可具有不同的绝对值，但是在一些实施例中这些低传导性水品可具有公共低传导性。在其它实施例中，例如，第二低传导性可具有高于第一和第三低传导性电平的绝对值。因此，第二低传导性也可视为第二中间传导性电平。第二低传导性为意欲表示在第一改变时段期间使用的小于中间传导性的传导性的术语。供应电压源与字线间的电流路径的传导性变化可以各种不同的方式来实现。在一些实施例中，该电流路径可被布置为穿过一弱晶体管及一强晶体管，所述弱晶体管及所述强晶体管被并联布置。利用上述布置，供应电压源与字线间的电流路径的合适的传导性改变可在当字线驱动器电路将所述弱晶体管及所述强晶体管控制为如下时实现：(i)当所述位栅格未被访问时，所述弱晶体管处于低传导性状态并且所述强晶体管处于低传导性状态；(ii)在所述第一改变时段期间，所述弱晶体管处于高传导性状态并且所述强晶体管处于其低传导性状态；(iii)在所述第一延迟时段期间，所述弱晶体管处于其低传导性状态并且所述强晶体管处于其低传导性状态；(iv)在所述第二改变时段及所述第二延迟时段期间，所述强晶体管处于高传导性状态；以及(v)在所述第三改变时段期间，所述弱晶体管处于其低传导性状态并且所述强晶体管处于其低传导性状态。在一些实施例中，所述弱晶体管可在所述强晶体管为导电的同时处于导电，而在其它实施例中，当所述强晶体管导通时所述弱晶体管被关断比较方便。在一些实施例中，字线驱动器电路可为缓冲器电路，该缓冲电路用于响应于字线选择信号来将字线驱动至所述字线电压。在此上下文中，所述弱晶体管及所述强晶体管可用于将来自供应电压源的供电电流提供给该缓冲器电路。一些实施例也可以在基本模式中操作，在该基本模式中，在位栅格被访问期间，字线电压被控制为：(i)在第一正常模式改变时段期间，自所述第一电压电平改变为所述高电压电平；(ii)在正常模式延迟时段期间，基本维持所述高电压电平；以及(iii)在第二正常模式改变时段期间，自所述高电压电平改变为所述第一电压电平。用于读取位线的感测放大器可由激活信号激活，该激活信号是一一定延迟生成的，所述延迟依赖于字线电路系统是在基本模式中操作还是在使用二步字线电压信号的模式中操作而改变。二步字线电压信号的特性可改变，具体而言，第一步的高度及第一步的持续时间可依赖于存储器接收的一个或多个配置信号而被选择。本专利技术的另一方面提供一种存储器电路，该存储器电路包含：用于储存数据值的位栅格装置的阵列，该阵列包括耦接至至少一个位线及字线的位栅格装置，所述位栅格装置具有节点以及字线晶体管装置，所述节点储存数据值，所述字线晶体管装置用于为所述节点与所述至少一个位线中的位线间的电流路径提供传导性，所述传导性取决于所述字线上的字线信号的字线电压；以及字线驱动器装置，所述字线驱动器装置用于在所述位栅格装置被访问期间将所述字线电压控制为：(i)在第一改变时段期间，自第一电压电平改变为中间电压电平，在所述第一电压电平下所述字线晶体管装置具有低传导性，在所述中间电压电平下所述字线晶体管装置具有中间传导性；(ii)在第一延迟时段期间，基本维持所述中间电压电平；(iii)在第二改变时段期间，自所述中间电平改变为第二电压电平，在所述第二电压电平下所述字线晶体管装置具有高传导性；(iv)在第二延迟时段期间，基本维持所述第二电压电平；以及(v)在第三改变时段期间，自所述第二电压电平改变为所述第一电压电平；其中所述中间电压电平介于所述第一电压电平与所述第二电压电平之间。本专利技术的另一方面提供一种操作存储器电路的方法，所述存储器电路具有：位栅格阵列，该位栅格阵列包括耦接至至少一个位线及字线的位栅格，所述位栅格具有节点以及字线晶体管，所述节点储存数据值，所述字线晶体管经配置以为所述节点与所述位线间的电流路径提供传导性，所述传导性取决于所述字线上的字线信号的字线电压，该方法包含以下步骤：(i)在第一改变时段期间，自第一电压电平改变为中间电压电平，在所述第一电压电平下所述字线晶体管具有低传导性，在所述中间电压电平下所述字线晶体管具有中间传导性；(ii)在第一延迟时段期间，基本维持所述中间电压水品；(iii)在第二改变时段期间，自所述中间电平改变为第二电压电平，在所述第二电压电平下所述字线晶体管具有高传导性；(iv)在第二延迟时段期间，基本维持所述第二电压电平；以及(v)在第三改变时段期间，自所述第二电压电平改本文档来自技高网...

【技术保护点】

【技术特征摘要】
2010.12.20 US 12/926,9641.一种存储器电路，该存储器电路包含：位栅格阵列，该位栅格阵列包括耦接至至少一个位线及字线的位栅格，所述位栅格具有节点以及字线晶体管，所述节点储存数据值，所述字线晶体管经配置以为所述节点与所述至少一个位线中的位线间的电流路径提供传导性，所述传导性取决于所述字线上的字线信号的字线电压；以及字线驱动器电路，该字线驱动器电路经配置以在所述位栅格被访问期间将所述字线电压控制为：(i)在第一改变时段期间，自第一电压电平改变为中间电压电平，在所述第一电压电平下所述字线晶体管具有低传导性，在所述中间电压电平下所述字线晶体管具有中间传导性；(ii)在第一延迟时段期间，基本维持所述中间电压电平；(iii)在第二改变时段期间，自所述中间电压电平改变为第二电压电平，在所述第二电压电平下所述字线晶体管具有高传导性；(iv)在第二延迟时段期间，基本维持所述第二电压电平；以及(v)在第三改变时段期间，自所述第二电压电平改变为所述第一电压电平；其中所述中间电压电平介于所述第一电压电平与所述第二电压电平之间；所述字线驱动器电路在供应电压源与所述字线之间提供电流路径；所述供应电压源与所述字线间的所述电流路径穿过一弱晶体管及一强晶体管，所述弱晶体管及所述强晶体管被并联布置；并且所述字线驱动器电路控制所述弱晶体管及所述强晶体管，以使得：(i)当所述位栅格未被访问时，所述弱晶体管处于低传导性状态并且所述强晶体管处于低传导性状态；(ii)在所述第一改变时段期间，所述弱晶体管处于高传导性状态并且所述强晶体管处于其低传导性状态；(iii)在所述第一延迟时段期间，所述弱晶体管处于其低传导性状态并且所述强晶体管处于其低传导性状态；(iv)在所述第二改变时段及所述第二延迟时段期间，所述强晶体管处于高传导性状态；以及(v)在所述第三改变时段期间，所述弱晶体管处于其低传导性状态并且所述强晶体管处于其低传导性状态。2.如权利要求1所述的存储器电路，其中所述电流路径：(i)当所述位栅格未被访问时具有第一低传导性；(ii)在所述第一改变时段期间具有中间传导性；(iii)在所述第一延迟时段期间具有第二低传导性；(iv)在所述第二改变时段及所述第二延迟时段期间具有高传导性；并且(v)在所述第三改变时段期间具有第三低传导性；并且所述中间传导性介于所述第一低传导性与所述高传导性之间。3.如权利要求2所述的存储器电路，其中，所述第一低传导性及所述第二低传导性为公共低传导性。4.如权利要求3所述的存储器电路，其中，所述第三低传导性为所述公共低传导性。5.如权利要求1所述的存储器电路，其中，在所述第二改变时段及所述第二延迟时段期间，所述弱晶体管处于所述低传导性状态。6.如权利要求1所述的存储器电路，其中，所述字线驱动器电路包含缓冲器电路，所述缓冲器电路经配置以响应于字线选择信号，以将所述字线驱动至所述字线电压，所述弱晶体管及所述强晶体管将来自所述供应电压源的供电电流提供给所述缓冲器电路。7.如权利要求1所述的存储器电路，其中，所述字线驱动器电路经配置为以基本模式操作，在该基本模式中，在所述位栅格被读取访问期间，所述字线电压被控制为：(i)在第一正常模式改变时段期间，自所述第一电压电平改变为高电压电平；(ii)在正常模式延迟时段期间，基本维持所述高电压电平；以及(iii)在第二正常模式改变时段期间，自所述高电压电平改变为所述第一电压电平。8.如权利要求7所述的存储器电路，包含感测放大器，所述感测放大器耦接至至少一个位栅格并且经配置以在当被激活信号激活时从所述位线读取所述数据值；以及延迟电路，所述延迟电路经配置以在对所述位栅格的访问操作期间在一延迟时段后向所述感测放大器供应所述激活信号，其中，所述延迟电路经配置以当所述字线驱动器电路正以所述基本模式操作时缩短所述延迟时段。9.如权利要求1所述的存储器电路，其中，所述字线驱动器电路经配置以依赖于一个或多个接收到的配置信号而在所述第一延迟时段的多个值之间选择。10.如权利要求2所述的存储器电路，其中，所述字线驱动器电路经配置以依赖于一个或多个接收到的配置信号而在所述第一改变时段的多个值之间选择。11.一种存储器电路，该存储器电路包含：用于储存数据值的位栅格装置的阵列，该阵列包括耦接至至少一个位线及字线的位栅格装置，所述位栅格装置具有节点以及字线晶体管装置，所述节点储存数据值，所述字线晶体管装置用于为所述节点与所述至少一个位线中的位线间的电流路径提供传导性，所述传导性取决于所述字线上的字线信号的字线电压；以及字线驱动器装置，所述字线驱动器装置用于在所述位栅格装置被访问期间将所述字线电压控制为：(i)在第一改变时段期间，自第一电压电平改变为中间电压电平，在所述第一电压电平下所述字线晶体管装置具有低传导性，在所述中间电压电平下所述字线晶体管装置具有中间传导性；(ii)在第一延迟时段期间，基本维...

【专利技术属性】
技术研发人员：张耀强，陈信宇，
申请(专利权)人：ARM有限公司，
类型：发明
国别省市：