【技术实现步骤摘要】
本专利技术涉及一种存储装置和相关控制方法，尤指一种具有较少半选取干扰的存储装置及相关方法。
技术介绍
在一存储(例如一静态随机存取存储(RAM))中，可以对该存储之一存储单元(memory cell)写入或读出一逻辑值。当该逻辑值被写入该存储单元时，稱接到该存储单元的字符线(word line)的电位被充电至一高电位，以导通该存储单元的多个开关晶体管(pass transistor)。接着,若被写入的位值系逻辑值I,则稱接至该存储单元之一第一位线(first bit line)的电位会被充电至高电位,且稱接至该存储单元之一第二位线的电位会被放电至一低电位；若被写入的位值系逻辑值O时，则该第一位线会被放电至低电位而该第二位线则被充电至高电位。因此，通过分别补充耦接至该存储单元的该第一位线以及该 第二位线的电位，使该逻辑值被写入该存储的该存储单元中。然而，当耦接至该存储单元的字符线的电位被充电至高电位时，所有耦接至该字符线的其他存储单元的多个开关晶体管都会被导通，且耦接至该字符线但并未耦接至该第一位线以及该第二位线的存储单元可能会遭受到干扰，因此，储存在其他存储单元...
【技术保护点】
一种存储装置，包含有：一第一存储单元，其至少被一第一字符线所控制;一第一辅助电路，耦接至一辅助位线且被该第一字符线所控制，该第一辅助电路储存一预定数据值；以及一控制电路，其根据该辅助位线之一位线电压来控制该第一字符线之一第一字符线电压。
【技术特征摘要】
2011.06.22 US 13/166,7731.一种存储装置，包含有 一第一存储单元，其至少被一第一字符线所控制； 一第一辅助电路，耦接至一辅助位线且被该第一字符线所控制，该第一辅助电路储存一预定数据值；以及 一控制电路，其根据该辅助位线之一位线电压来控制该第一字符线之一第一字符线电压。2.如权利要求I所述的存储装置，其中该位线电压来自于储存在该第一辅助电路中的该预定数据值。3.如权利要求I所述的存储装置，其中该第一字符线是一写入字符线。4.如权利要求I所述的存储装置，其中该预定数据值为O。5.如权利要求I所述的存储装置，其中该控制电路包含有 一追踪电路，其用于追踪该辅助位线的该位线电压的变化，以产生一第一调整信号来控制该第一字符线的该第一字符线电压。6.如权利要求5所述的存储装置，其中该追踪电路包含有 一第一晶体管，具有一控制端耦接至该辅助位线、一第一连接端耦接至该第一字符线以输出该第一调整信号，以及一第二连接端耦接至一第一供应电压。7.如权利要求6所述的存储装置，其中该第一晶体管是一N型场效晶体管。8.如权利要求6所述的存储装置，其中该追踪电路另包含有 一第二晶体管，具有一控制端以及一第一连接端均耦接至该第一字符线以输出该第一调整信号，以及一第二连接端耦接至该第一晶体管的该第一连接端。9.如权利要求8所述的存储装置，其中该第一晶体管以及该第二晶体管均为N型场效晶体管。10.如权利要求6所述的存储装置，另包含有 一反向器，具有一输入端以及一输出端，该输入端用于接收一输入信号，该输出端I禹接至该第一字符线并根据该输入信号以产生该第一字符线电压； 其中该追踪电路另包含 一第二晶体管，具有一控制端以及一第一连接端，该控制端耦接至该第一晶体管的该控制端，该第一连接端耦接至一第二供应电压；以及 一第三晶体管，具有一控制端、一第一连接端以及一第二连接端，该控制端耦接至该反向器的该输入端，该第一连接端耦接至该反向器的该输出端以输出该第一调整信号，该第二连接端耦接至该第二晶体管之一第二连接端。11.如权利要求10所述的存储装置，其中该第一晶体管系一N型场效晶体管，以及该第二晶体管以及该第三晶体管均为P型场效晶体管。12.如权利要求5所述的存储装置，另包含有 一第二存储单元，其至少被一第二字符线所控制；以及 一第二辅助电路，耦接至该辅助位线且被该第二字符线所控制，该第二辅助电路储存该预定数据值； 其中该追踪电路另用于追踪该辅助位线的该位线电压的变化，以产生一第二调整信号来控制该第二字符线的第二字符线电压。13.如权利要求12所述的存储装置，其中该追踪电路包含有 一第一晶体管，具有一控制端耦接至该辅助位线、一第一连接端，以及一第二连接端耦接至一第一供应电压 一第二晶体管，具有一控制端以及一第一连接端均耦接至该第一字符线以输出该第一调整信号，以及一第二连接端耦接至该第一晶体管的该第一连...
【专利技术属性】
技术研发人员：王嘉维，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：
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