存储电路与字线控制电路制造技术

本发明专利技术提供一种存储电路与字线控制电路，其中存储电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、以及存储单元阵列。第一PMOS晶体管耦接于第一电压端与第一节点之间。第二PMOS晶体管耦接于第一电压端与第二节点之间。第一NMOS晶体管耦接于第三节点与第二电压端之间。第二NMOS晶体管耦接于第四节点与第二电压端之间。存储单元阵列包括多个存储单元，其中存储单元至少一个包含第一反相器及第二反相器，其中第一反相器的正电源端耦接至第一节点，第一反相器的负电源端耦接至第三节点，第二反相器的正电源端耦接至第二节点，且第二反相器的负电源端耦接至第四节点。本发明专利技术于节能模式切换至启动模式时的充电耗能及苏醒时间可有效地被减低。

【技术实现步骤摘要】

本专利技术有关于内存，特别是有关于存储电路。
技术介绍
存储电路包括多个存储单元以储存数据。存储电路可运作于三种模式，包括启动(active)模式、睡眠(sleep)模式、以及节能(power down)模式。当存储电路运作于启动模式中，数据可被正常地写入存储电路或由存储电路读出，但存储电路的耗电量较高。当存储电路运作于睡眠模式，存储电路的耗电量减低，而之前写入的数据仍旧可被保留于存储电路中，但存储电路无法接受新数据的写入，也无法由存储电路读出数据。当存储电路运作于节能模式，存储电路的耗电量减到最低，且存储电路无法保留之前写入的数据。图IA为第一现有存储电路100的方框图。现有存储电路100包括两个PMOS晶 体管101、102以及存储单元阵列110。存储单元阵列110包括多个存储单元供数据储存。PMOS晶体管101的面积较PMOS晶体管102的面积为大。PMOS晶体管101耦接于第一电压端Vdd与节点103之间，而PMOS晶体管102耦接于第一电压端Vdd与节点103之间，且存储单元阵列110耦接于节点103与地电位GND之间。当存储电路100于启动模式中运作，启动信号启动PMOS晶体管101，而睡眠信号关闭PMOS晶体管102。当存储电路100于睡眠模式中运作，启动信号关闭PMOS晶体管101，而睡眠信号启动PMOS晶体管102。当存储电路100于节能模式中运作，启动信号关闭PMOS晶体管101，而睡眠信号关闭PMOS晶体管102，以切断存储单元阵列100的供电。因为第一现有存储电路100的存储单元阵列110于节能模式下的供电被切断，当存储电路100的运作模式由节能模式切换至启动模式时，存储电路100的所有子电路必须在正常运作之前被充电至启动模式下的电位。对子电路的充电需要大量的耗能，因此需要长的充电时间(称之为苏醒时间wakeup time)。当存储电路100的运作模式由节能模式切换至启动模式时，大的充电耗能(rushing power)会使存储电路100的效能降低,而长的苏醒时间亦使存储电路100的效能降低。为了减少充电耗能，图IB的存储电路170被提供。存储电路170包括多个PMOS晶体管17fl7n，以及多个延迟单元182 18(n-l)。PMOS晶体管17广17η耦接于第一电压端VDD与节点VVDD之间，对存储单元阵列供电。当睡眠信号自逻辑高电位切换至逻辑低电位，存储电路的运作模式自睡眠模式切换至启动模式，而睡眠信号被送至第一 PMOS晶体管171的栅极以启动第一 PMOS晶体管171。延迟的睡眠信号接着被送至第二 PMOS晶体管172的栅极以启动第二 PMOS晶体管172。PMOS晶体管171、172、…、17η因此依次被启动以降低充电耗能。但存储电路170的苏醒时间却因此而被延长，因而降低了存储电路170的效能。因此，需要一个存储电路，自节能模式切换至启动模式时的充电耗能及苏醒时间可有效地被减少
技术实现思路
为了减少存储电路的充电耗能的技术问题，本专利技术提供一种新的存储电路与字线控制电路。本专利技术提供一种存储电路，包括第一 PMOS晶体管、第二 PMOS晶体管、第一 NMOS晶体管、第二 NMOS晶体管以及存储单元阵列。第一 PMOS晶体管耦接于第一电压端与第一节点之间。第二 PMOS晶体管耦接于第一电压端与第二节点之间。第一 NMOS晶体管，耦接于第三节点与第二电压端之间。第二 NMOS晶体管耦接于第四节点与第二电压端之间。存储单元阵列包括多个存储单元，其中存储单元的至少一个包含第一反相器及第二反相器，其中第一反相器的正电源端耦接至第一节点，第一反相器的负电源端耦接至第三节点，第二反相器的正电源端耦接至第二节点，且第二反相器的负电源端耦接至第四节点。本专利技术更提供一种存储电路，包括第一 PMOS晶体管、 第二 PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、以及存储单元阵列。第一 PMOS晶体管耦接于第五节点与第一节点之间。第二 PMOS晶体管耦接于第五节点与第二节点之间。第三PMOS晶体管耦接于第一电压端及第五节点之间，具有栅极耦接至第五节点。第四PMOS晶体管耦接于第一电压端与第五节点之间。第一NMOS晶体管耦接于第三节点与第六节点之间。第二 NMOS晶体管耦接于第四节点与第六节点之间。第三NMOS晶体管耦接于第六节点与第二电压端之间，具有栅极耦接至第六节点。第四NMOS晶体管耦接于第六节点与第二电压端之间。存储单元阵列包括多个存储单元，其中存储单元中的至少一个包括第一反相器及第二反相器，其中第一反相器的正电源端耦接至第一节点，第一反相器的负电源端耦接至的第三节点，第二反相器的正电源端耦接至第二节点，而第二反相器的负电源端耦接至的第四节点。本专利技术提供一种存储电路。于一实施方式中，存储电路包括第一 PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第一 NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、以及存储单元阵列。第一 PMOS晶体管稱接于第一电压端以及第一节点之间。第二 PMOS晶体管稱接于第一电压端与第二节点之间。第三PMOS晶体管耦接于第一电压端与第五节点之间。第四PMOS晶体管耦接于第一节点与第五节点之间，具有栅极耦接至第一节点。第五PMOS晶体管耦接于第二节点与第五节点之间，具有栅极耦接至第二节点。第一 NMOS晶体管耦接于第三节点与第二电压端之间。第二 NMOS晶体管耦接于第四节点与第二电压端之间。第三NMOS晶体管耦接于第六节点与第二电压端之间。第四NMOS晶体管耦接于第六节点与第三节点之间，具有栅极耦接至第三节点。第五NMOS晶体管耦接于第六节点与第四节点之间，具有栅极耦接至第四节点。存储单元阵列包括多个存储单元，其中存储单元中的至少一个包括第一反相器及第二反相器，其中第一反相器的正电源端耦接至的第一节点，第一反相器的负电源端耦接至第三节点，第二反相器的正电源端耦接至第二节点，而第二反相器的负电源端耦接至第四节点。本专利技术提供一种字线控制电路，包括第一 PMOS晶体管、第一 NMOS晶体管、以及多个字线驱动器。第一 PMOS晶体管耦接于第一电压端与第一节点之间，具有栅极耦接至第一选择信号。第一 NMOS晶体管耦接于第二节点与第二电压端之间，具有栅极耦接至反相第一选择信号，其中反相第一选择信号是通过反转第一选择信号而得。字线驱动器至少其中之一包括第一反相器及第二反相器，其中第一反相器的正电源端耦接至第一电压端，第一反相器的负电源端耦接至第二节点，第二反相器的正电源端耦接至第一节点，而第二反相器的负电源端耦接至第二电压端。本专利技术的存储电路与字线控制电路于节能模式切换至启动模式时的充电耗能及苏醒时间可有效地被减低。附图说明图IA为第一现有存储电路的方框图。图IB为存储电路的电路图。图2为依据本专利技术的存储单元阵列的存储单元的方框图。图3为依据本专利技术的存储电路的第一实施方式的部分方框图。图4A显示依据不同模式操作的控制电路产生的栅极电压。图4B显示第一控制逻辑电路的实施方式。图4C显示第本文档来自技高网...

【技术保护点】
一种存储电路，包括：第一PMOS晶体管，耦接于第一电压端与第一节点之间；第二PMOS晶体管，耦接于所述第一电压端与第二节点之间；第一NMOS晶体管，耦接于第三节点与第二电压端之间；第二NMOS晶体管，耦接于第四节点与所述第二电压端之间；以及存储单元阵列，包括多个存储单元，其中所述多个存储单元中的至少一个包含第一反相器及第二反相器，其中所述第一反相器的正电源端耦接至所述第一节点，所述第一反相器的负电源端耦接至所述第三节点，所述第二反相器的正电源端耦接至所述第二节点，且所述第二反相器的负电源端耦接至所述第四节点。

【技术特征摘要】
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【专利技术属性】
技术研发人员：黄世煌，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：