半导体封装件制造技术

本发明专利技术提供了一种半导体封装件，包括：工件，具有导电迹线；和芯片，具有导电柱。将芯片附接至工件，并且焊料接合区域形成在导电柱和导电迹线之间。导电柱和导电迹线之间的距离小于或等于约16μm。

【技术实现步骤摘要】

本专利技术一般地涉及半导体领域，更具体地来说，涉及半导体封装件。
技术介绍
集成电路芯片包括形成在衬底上方的半导体器件，如半导体晶圆，以及包括提供集成电路电气接口的金属化接触焊盘。接合凸块是集成电路中互连结构的一部分。凸块提供集成电路器件的接口，通过该接口可以制造与器件的电连接。提供芯片的内部电路和外部电路之间连接的技术，如电路板、其他芯片、或晶圆，包括引线接合，其中引线用来连接芯片接触焊盘和外部电路，以及可能还包括领域内众所周知的其他技术。最近的芯片连接技术，称为倒装芯片技术，采用沉积在芯片接触焊盘上方的焊料凸块提供集成电路器件与外部电路的连接。为了将芯片安装至外部电路，翻转该芯片，以便其顶面朝下且其接触焊盘与外部电路的匹配接触焊盘对准。然后，焊料在倒装芯片和支撑外部电路的衬底之间回流以完成互连。得到的倒装芯片封装件比传统的基于载具的系统小得多，由于芯片直接定位于外部电路上方，使得互连电线可能短得多。因此，电感和电阻热量大大降低，从而使更高速器件成为可能。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种半导体封装件，包括工件，包括导电迹线；以及芯片，包括导电柱，其中，所述芯片通过形成在所述导电柱和所述导电迹线之间的焊料接合区域附接至所述工件；以及其中，所述导电柱和所述导电迹线之间的距离小于或等于16 u m。在该半导体封装件中，所述导电柱和所述导电迹线之间的所述距离小于或等于12 u m。在该半导体封装件中，所述导电柱是伸长的形状。 在该半导体封装件中，所述导电柱包括铜。在该半导体封装件中，所述工件包括电介质衬底。在该半导体封装件中，所述导电迹线包括铜。在该半导体封装件中，所述导电柱和所述导电迹线之间的所述距离在5 y m至16 iim之间的范围内。根据本专利技术的另一方面，提供了一种半导体封装件，包括衬底，包括导电迹线；以及芯片，包括凸块结构，其中，所述凸块结构包括导电柱和形成在所述导电柱上方的焊料层；其中，所述芯片电连接至所述衬底，并且所述凸块结构电连接至所述导电迹线，从而形成迹线上凸块(BOT)互连结构；以及其中，在所述BOT互连结构中，所述导电柱和所述导电迹线之间的距离小于或等于16iim。在该半导体封装件中，所述凸块结构是伸长的形状。在该半导体封装件中，所述凸块结构是具有曲边的矩形形状。在该半导体封装件中，所述导电柱包括铜。在该半导体封装件中，所述衬底是电介质衬底。在该半导体封装件中，所述导电迹线包括铜。在该半导体封装件中，所述距离小于或等于12iim。根据本专利技术的又一方面，提供了一种方法，包括提供包括伸长的导电柱的半导体衬底；以及在所述伸长的导电柱上方形成焊料层；其中，所述焊料层的厚度小于或等于16 u m0在该方法中，所述伸长的导电柱为具有至少一个曲边的矩形形状。该方法进一步包括提供包括导电迹线的电介质衬底；以及将所述半导体衬底附接至所述电介质衬底，其中，所述焊料层形成在所述伸长的导电柱和所述导电迹线之间。在该方法中，所述导电柱和所述导电迹线之间的距离小于或等于16iim。在该方法中，所述导电迹线包括铜。在该方法中，所述导电柱包括铜。附图说明图1和图2是根据一些实施例制造半导体器件的中间阶段的横截面图。图3是根据实施例的凸块底部金属(underbump metallurgy, UBM)层和/或导电柱的三个示例性的伸长结构的俯视图。图4是根据实施例的 包括连接至衬底的芯片的半导体封装件的横截面图。图5是根据实施例的三个示例性的伸长的迹线上凸块导线(bump-on_trace,BOT)互连结构的俯视图。图6是根据实施例形成半导体封装件的方法的流程图。具体实施例方式现在，将结合附图详细说明的示例性实施例作为参考。在附图和描述中使用相同的参考数字，以指示相同的或类似的部件。在附图中，为了清楚和方便，可能夸大了形状和厚度。此描述尤其是指根据本专利技术形成装置的部件的元件，或者更直接地与装置协作的元件。可以理解，未具体地示出的或描述的元件可以采用本领域技术人员众所周知的各种形式。再者，当称为一层位于另一层上方或者位于衬底上方时，它可以是直接位于其他层上方或者位于衬底上方，或者也可以存在中间层。整个本说明书中引用“一个实施例”或“某个实施例”意味着至少一个实施例包括关于实施例所述的特定部件、结构或特征。因此在本说明书的各个位置出现的短语“在一个实施中”或“在某个实施例中”不一定指同一个实施例。而且，在一个或多个实施例中可以以任意适当的方式组合特定部件、结构或特征。应该理解，以下附图没有按比例绘制；而这些附图只是为了阐明。图1和图2是根据实施例的集成电路制造工艺中的各个阶段的半导体器件的一部分的横截面图。参考图1，示出了具有形成在衬底10中和/或上方的电路的芯片100的一部分。衬底10可以是半导体集成电路制造中通常采用的各种类型的半导体衬底中的一种，集成电路可以形成在其中和/或其上。半导体衬底可以是包括半导体材料的任意结构，该半导体材料包括(但不限于)体硅、半导体晶圆、绝缘体上硅(SOI)衬底、或者硅锗衬底。也可以采用其他半导体材料，包括III族、IV族、和/或V族半导体。尽管未示出，但是可以意识到，衬底10可以进一步包括多个隔离部件，如浅沟槽隔离(STI)部件或者局部硅氧化(LOCOS)部件。隔离部件可以隔离形成在衬底10中和/或上方的各个微电子元件。可以形成在衬底10中的微电子元件类型的实例包括(但不限于)晶体管，如金属氧化层半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、P沟道和/或n沟道场效应晶体管(PFET/NFET)、电阻器、二极管、电容器、电感器、熔丝，和/或其他适当的元件。实施各种工艺形成各种微电子元件，包括(但不限于)沉积、蚀刻、注入、退火、和其他合适的工艺中一种或多种。微电子元件互连从而形成集成电路器件，该集成电路器件可以包括逻辑器件、存储器件(例如，SRAM)、射频(RF)器件、输入/输出(I/O)器件、芯片上系统(SoC)器件、和其他适当类型的器件中一个或多个。衬底10进一步包括覆盖集成电路的互连结构。互连结构包括层间介电层和覆盖集成电路的金属化结构。金属化结构中的层间介电层可以包括低k介电材料、未掺杂的娃酸盐玻璃(USG)、氮化硅(SiN))、氮氧化硅(SiON)、和其他常用的材料中的一种或多种。低k介电材料的介电常数(k值)可以小于约3. 9，或者小于约2. 8。金属化结构中的金属线可以由铜或铜合金形成。在实施例中，在层间介电层的顶层中或上方形成并且图案化导电焊盘12，该导电焊盘是导电布线的一部分。导电焊盘12包括提供电连接的接触焊盘，为了便于外部电连接，在该导电焊盘上方形成凸块结构，如UBM结构、焊料凸块或铜柱凸块。导电焊盘12可以由任意适当的导电材料形成，该导电材料包括铜(Cu)、钨(W)、铝(Al)、铝铜(AlCu)合金、银(Ag)或类似材料中的一种或多种。在一些实施例中，导电焊盘12可以是提供期望引脚或球布局的区域或再分布线的端部。在导电焊盘12上方形成并图案化一个或多个钝化层，如钝化层14。在一个实施例中，开口 15设置在钝化层14中，暴露出下面的导电焊盘1本文档来自技高网...

【技术保护点】
一种半导体封装件，包括：工件，包括导电迹线；以及芯片，包括导电柱，其中，所述芯片通过形成在所述导电柱和所述导电迹线之间的焊料接合区域附接至所述工件；以及其中，所述导电柱和所述导电迹线之间的距离小于或等于16μm。

【技术特征摘要】
2011.10.20 US 13/277,5751.一种半导体封装件，包括 工件，包括导电迹线；以及 芯片，包括导电柱， 其中，所述芯片通过形成在所述导电柱和所述导电迹线之间的焊料接合区域附接至所述工件；以及 其中，所述导电柱和所述导电迹线之间的距离小于或等于16 Pm。2.根据权利要求1所述的半导体封装件，其中，所述导电柱和所述导电迹线之间的所述距离小于或等于12iim。3.根据权利要求1所述的半导体封装件，其中，所述导电柱是伸长的形状。4.根据权利要求1所述的半导体封装件，其中，所述导电柱包括铜。5.根据权利要求1所述的半导体封装件，其中，所述工件包括电介质衬底。6.根据权利要求1所述的半导体封装件，其中，所述导电迹线包...

【专利技术属性】
技术研发人员：郑明达，林志伟，黄贵伟，蔡钰芃，林俊成，刘重希，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：