形成较小高差的半导体组件导电接触及半导体组件的方法技术

一种形成具有较小高差的半导体组件导电接触的方法，包括：形成多个闸极；在各闸极上形成缓冲层；形成绝缘层，填入各闸极间的空隙；形成与所述闸极交错的长条型光阻图案；以所述闸极和所述长条型光阻图案作为罩幕，使用自对准制程蚀刻绝缘层，形成多个第一开口；形成导电接触层，填入各第一开口；对导电接触层进行第一化学机械研磨制程；移除缓冲层；以及对导电接触层进行第二化学机械研磨制程。

【技术实现步骤摘要】

本专利技术涉及一种半导体制程，特别涉及一种解决自对准高差问题的方法。
技术介绍
半导体产业致力于减少组件和集成电路的尺寸和能耗，以增加这些组件单位区域的积集度。随机储存内存致力于缩小组件尺寸是为了提供更大的记忆容量。在过去的数年间，已有许多方法被开发出来，以减少组件尺寸和改进容差值(tolerance),例如自对准制程。自对准制程是一种简单进行的制程方法，然而，自对准制程会在多晶硅闸极和多晶硅接触间产生高差。此高差会减少化学机械研磨制程窗裕度，且因此会产生桥接问题 (bridge issue)。
技术实现思路
根据上述，本专利技术提供一种形成具有较小高差的半导体组件导电接触的方法，包括形成多个闸极；在各闸极上形成缓冲层；形成绝缘层，填入各闸极间的空隙；形成与所述闸极交错的长条型光阻图案；以所述闸极和所述长条型光阻图案作为罩幕，使用自对准制程蚀刻绝缘层，形成多个第一开口 ；形成导电接触层，填入各第一开口 ；对导电接触层进行第一化学机械研磨制程；移除缓冲层；及对导电接触层进行第二化学机械研磨制程。本专利技术提供一种形成半导体组件的方法，包括形成多个闸极；在各闸极上形成缓冲层；形成绝缘层，填入各闸极间的空隙；形成与所述闸极交错的长条型光阻图案；以所述闸极和所述长条型光阻图案作为罩幕，使用自对准蚀刻制程对绝缘层进行蚀刻，形成多个第一开口，其中所述长条型光阻图案下的部分缓冲层在自对准蚀刻制程中未被蚀刻，而没有被所述长条型光阻图案覆盖的部分缓冲层被蚀刻，因此在以自对准蚀刻制程 对绝缘层进行蚀刻后，被所述长条型光阻图案覆盖的部分缓冲层的厚度大于没有被所述长条型光阻图案覆盖的缓冲层的厚度；形成导电接触层，填入所述第一开口 ；对导电接触层进行第一化学机械研磨制程；移除缓冲层；对导电接触层进行第二化学机械研磨制程，其中在进行第二化学机械研磨制程之后，闸极与导电接触层大体上有相同的高度。为让本专利技术的特征能更明显易懂，下文特举实施例，并配合所附图式作详细说明。附图说明图1 SB显示根据本专利技术一实施例的、解决使用自对准制程形成导电接触所产生的高差问题的各阶段的剖面图9 18B图显示根据本专利技术另一实施例的、解决使用自对准制程形成导电接触所产生的高差问题的各阶段的剖面图。主要组件符号说明101 闸极；102 基底；104 闸极介电层；106 闸电极层；108 盖层;110 缓冲层；112 间隙壁；114 绝缘层；116 光阻图案；118 第一开口；120 导电接触层；122 第二开口；201 闸极；202 基底；203 长条状光阻图案；204 闸极介电层；206 闸电极层；208 盖层;209 间隙壁；210 绝缘层；212 第一开口；214 缓冲层；216 第二开口；218 导电接触层；220 第三开口。具体实施方式·以下详细讨论实施本专利技术的实施例。可以理解的是，实施例提供许多可应用的专利技术概念，其可以较广的变化实施。所讨论的特定实施例仅用来揭示使用实施例的特定方法， 而不用来限定公开的范围。以下文中的“一实施例”是指与本专利技术至少一实施例相关的特定图样、结构或特征。因此，以下“在一实施例中”的叙述并不是指同一实施例。另外，在一或多个实施例中的特定图样、结构或特征可以适当的方式结合。值得注意的是，本说明书的图式并未按照比例绘示，其仅用来描述本专利技术。图1 SB显示根据本专利技术一实施例的、解决使用自对准制程形成导电接触所产生的高差问题的各阶段的剖面图。首先，请参照图1，提供基底102，基底102可包括硅、砷化镓、氮化镓、应变硅、锗化硅、钻石、磊晶层和/或其它材料。在本专利技术一较佳实施例中，基底 102是由硅组成。在基底102上形成闸极介电层104，闸极介电层104可包括氧化硅、氮化硅、氮氧化硅或高介电材料，例如Ta205、HfO2, HSiOx, A1203、InO2, La2O3> ZrO2或Ta02。之后， 在闸极介电层104上形成闸电极层106。闸电极层106可以是多晶硅或金属(例如钨)。在闸电极层106上形成盖层108。在本专利技术一实施例中，盖层108可以由氮化硅组成。然后， 在盖层108上形成缓冲层110 (buffer layer)。在本专利技术一实施例中，缓冲层110包括碳、 氮化硅或氧化硅。请参照图2，进行微影和蚀刻制程，图案化闸极介电层104、闸电极层106、 盖层108和缓冲层110，形成闸极101，其中各闸极101包括位于基底102上的闸极介电层 104、位于闸极介电层104上的闸电极和位于闸电极层106上的盖层108。缓冲层110形成于闸极101上，且例如由正硅酸乙酯(TEOS)组成的间隙壁112形成于闸极101的侧壁。请参照图3，沉积绝缘层114，填入闸极101间的空隙。在本专利技术一实施例中，绝缘层114可以是硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)或未掺杂硅玻璃(USG)。请参照图4A、图4B和图4C， 其中图4A显示根据本专利技术一实施例的、半导体组件制造方法制程阶段的俯视图，图4B显示沿着图4A 1-1’剖面线的剖面图，图4C显示沿着图4A 11-11’剖面线的剖面图，进行微影制程，在闸极101和绝缘层114上形成多个长条型的光阻图案116。然后，使用闸极101和长条型光阻图案116作为罩幕，进行自对准蚀刻制程，蚀刻绝缘层114，形成多个第一开口118。之后，请参照图5A、图5B和图5C，其中图5A显示根据本专利技术一实施例的、半导体组件制造方法制程阶段的俯视图，图5B显示沿着图5A 1-1’剖面线的剖面图，图5C显示沿着图 5A 11-11’剖面线的剖面图，移除长条形光阻图案116。在本专利技术一实施例中，可使用灰化 (ashing)制程移除长条形光阻图案116。需注意的是，在进行自对准蚀刻制程时，由于部分的缓冲层110被长条形光阻图案116覆盖，图5B剖面的部分缓冲层110较图5C剖面的部分缓冲层110有较厚的厚度，而图5B剖面的部分闸电极层106的厚度大体上与图5C剖面的部分闸电极层106相等。亦即，长条形光阻图案116下的部分缓冲层110没有被蚀刻，而未被长条形光阻图案116覆盖的部分缓冲层110在自对准蚀刻制程被蚀刻，所以长条形光阻图案116下的部分缓冲层110相较于未被长条形光阻图案116覆盖的部分缓冲层110有较厚的厚度。请参照图6A和图6B，图6A显示图5A下一个阶段的剖面图，图6B显示图5C下一个阶段的剖面图，沉积导电接触层120，填入第一开口 118。在本专利技术一实施例中，导电接触层120是多晶硅。然后，对导电接触层120进行第一化学机械研磨制程，以得到平坦的表面和暴露缓冲层110。请参照图7A和图7B，图7A显示图6A下一个阶段的剖面图，图7B显示图6B下一个阶段的剖面图，移除缓冲层110，形成第二开口 122。在本专利技术一实施例中， 当缓冲层110是氮化硅，可进行浸泡磷酸的湿蚀刻制程，移除缓冲层110。请参照图8A和图 SB,图8A显示图7A下一个阶段的剖面图，图SB显示图7B下一个阶段的剖面图，进行第二化学机械研磨制程，使闸极(包括闸极介电层104、闸电极层106和盖层108)大体上与导电接触层120有相同的高度。如图SB所示，在进行第二化学机械研磨制程之后，盖层108的表面与导电接触层120的表面本文档来自技高网...

【技术保护点】
一种形成具有较小高差的半导体组件导电接触的方法，其特征在于，包括：形成多个闸极；在各闸极上形成缓冲层；形成绝缘层，填入所述各闸极间的空隙；形成与所述多个闸极交错的长条型光阻图案；以所述多个闸极和所述长条型光阻图案作为罩幕，使用自对准制程蚀刻该绝缘层，形成多个第一开口；形成导电接触层，填入各第一开口；对所述导电接触层进行第一化学机械研磨制程；移除所述缓冲层；以及对所述导电接触层进行第二化学机械研磨制程。

【技术特征摘要】
2011.09.21 US 13/239,0301.一种形成具有较小高差的半导体组件导电接触的方法，其特征在于，包括 形成多个闸极； 在各闸极上形成缓冲层； 形成绝缘层，填入所述各闸极间的空隙； 形成与所述多个闸极交错的长条型光阻图案； 以所述多个闸极和所述长条型光阻图案作为罩幕，使用自对准制程蚀刻该绝缘层，形成多个第一开口； 形成导电接触层，填入各第一开口 ； 对所述导电接触层进行第一化学机械研磨制程； 移除所述缓冲层；以及 对所述导电接触层进行第二化学机械研磨制程。2.根据权利要求1所述的形成具有较小高差的半导体组件导电接触的方法，其特征在于，所述各闸极包括位于基底上的闸极介电层、位于所述闸极介电层上的闸电极层和所述闸电极层上的盖层。3.根据权利要求1所述的形成具有较小高差的半导体组件导电接触的方法，其特征在于，形成所述多个闸极和所述缓冲层的步骤包括 提供基底； 在所述基底上形成闸极介电层； 在所述闸极介电层上形成闸电极层； 在所述闸电极层上形成盖层； 在所述盖层上形成所述缓冲层；以及 图案化所述闸极介电层、所述闸电极层、所述盖层和所述缓冲层。4.根据权利要求1所述的形成具有较小高差的半导体组件导电接触的方法，其特征在于，形成所述多个闸极和所述缓冲层的步骤包括 提供基底； 在所述基底上形成闸极介电层； 在所述闸极介电层上形成闸电极层； 在所述闸电极层上形成盖层； 图案化所述闸极介电层、所述闸极介电层和所述盖层，形成所述多个闸极； 形成所述绝缘层，填入所述各闸极间的空隙； 对所述绝缘层进行第三化学机械研磨制程，直到暴露所述盖层； 移除所述盖层和蚀刻所述闸电极层，形成多个第二开口 ；以及 形成所述缓冲层，填入所述多个第二开口。5.根据权利要求1-4中任意一项所述的形成具有较小高差的半导体组件导电接触的方法，其特征在于，所述缓冲层包括碳、氮化硅或氧化硅。6.根据权利要求1-4中任意一项所述的形成具有较小高差的半导体组件导电接触的方法，其特征在于，所述导电接触层包括多晶硅。7.根据权利要求1-4中任意一项所述的形成具有较小高差的半导体组件导电接触的方法，其特征在于，所述闸电极层包括多晶硅。8.根据权利要求1-4中任意一项所述的形成具有较小高差的半导体组件导电接触的方法，其特征在于，进行所述第二化学机械研磨制程后，所述闸极和所述导电接触层大体上具有相同的高度。9.根据权利要求1-4中任意一项所述的形成具有较小高差的半导体组件导电接触的方法，其特征在于，进行所述第二化学机械研磨制程后，所述盖层的表面与所述导电接触层的表面大体上共面。10.根据权利要求1-4中任意一项所述的形成具有较小高差的半导体组件...

【专利技术属性】
技术研发人员：章正欣，陈逸男，刘献文，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：