【技术实现步骤摘要】
本专利技术涉及的是一种半导体器件，本专利技术也涉及一种半导体器件的形成方法。具体的说是一种垂直无结环栅MOSFET器件的结构及其制造方法。
技术介绍
近年来，随着半导体行业的飞速发展，集成电路已发展到甚大规模集成电路 (ULSI)阶段。器件的尺寸也随之减小到纳米级，这为开发新器件结构和制作工艺提出了很大的挑战。过去几十年中，MOSFET器件的尺寸一直在不断的减小，而如今MOSFET器件的有效沟道长度已经小于10纳米。因此，在短沟道器件内形成源/漏结和极高的掺杂浓度梯度十分困难。基于制造短沟道器件的成本和复杂度大大提高，无结(Junctionless, JL)器件成为了很好的选择。由于沟道区和源区、漏区的掺杂类型和浓度相同，这种器件不含任何的源漏PN结，可以有效的抑制短沟道效应。为了不断提高电流的驱动能力和更好的抑制短沟道效应，MOSFET器件已经从传统的单栅平面器件发展到多栅三维器件。其中，环栅(Gate-All-Around，GAA)结构最适合制造无结器件，因为栅可以从各个方向产生/移除耗尽区，用以关断/开启器件。纳米级电子器件的发展为集成电路的设计带来了很高...
【技术保护点】
垂直无结环栅MOSFET器件的结构为：包括底层n型硅晶圆衬底（101），漏区（111）位于器件的最低端；其特征是：在n型硅晶圆衬底（101）上外延生长漏扩展区（106），沟道区（107），和源区（108），栅氧化层（109）包围整个沟道区（107），在栅氧化层（109）上淀积多晶硅栅（110），所述漏扩展区（106）、沟道区（107）、源区（108）和漏区（111）的掺杂类型与浓度相同，均为n+掺杂，掺杂浓度为1×1019~8×1019cm?3；所述多晶硅栅（110）为p+掺杂，掺杂浓度为5×1019cm?3。
【技术特征摘要】
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