本发明专利技术提供的是一种垂直无结环栅MOSFET器件的结构及其制造方法。包括底层n型硅晶圆衬底101，漏区111位于器件的最低端；在衬底101上外延生长漏扩展区106，沟道区107，和源区108，栅氧化层109包围整个沟道区107，在栅氧化层109上淀积多晶硅栅110。所述漏扩展区106、沟道区107、源区108和漏区111的掺杂类型与浓度相同，均为n+掺杂，掺杂浓度为1×1019～8×1019cm-3；所述多晶硅栅110为p+掺杂，掺杂浓度为5×1019cm-3。本发明专利技术提供一种有效抑制短沟道效应的作用的垂直无结环栅MOSFET结构，还提供一种可以简化工艺流程，灵活控制栅长和硅体区厚度的垂直无结环栅MOSFET的制造方法。
【技术实现步骤摘要】
本专利技术涉及的是一种半导体器件，本专利技术也涉及一种半导体器件的形成方法。具体的说是一种垂直无结环栅MOSFET器件的结构及其制造方法。
技术介绍
近年来，随着半导体行业的飞速发展，集成电路已发展到甚大规模集成电路 (ULSI)阶段。器件的尺寸也随之减小到纳米级，这为开发新器件结构和制作工艺提出了很大的挑战。过去几十年中，MOSFET器件的尺寸一直在不断的减小，而如今MOSFET器件的有效沟道长度已经小于10纳米。因此，在短沟道器件内形成源/漏结和极高的掺杂浓度梯度十分困难。基于制造短沟道器件的成本和复杂度大大提高，无结(Junctionless, JL)器件成为了很好的选择。由于沟道区和源区、漏区的掺杂类型和浓度相同，这种器件不含任何的源漏PN结，可以有效的抑制短沟道效应。为了不断提高电流的驱动能力和更好的抑制短沟道效应，MOSFET器件已经从传统的单栅平面器件发展到多栅三维器件。其中，环栅(Gate-All-Around，GAA)结构最适合制造无结器件，因为栅可以从各个方向产生/移除耗尽区，用以关断/开启器件。纳米级电子器件的发展为集成电路的设计带来了很高的复杂度，和复杂的光刻系统与昂贵的成本。随着器件的特征尺寸不断减小，传统MOSFET器件的制作工艺也受到限制，因此研究出了垂直结构的MOSFET器件来替代传统器件。此器件中电流方向从漏极垂直地流向源极。它不仅简化了定义沟道区的光刻技术，同时也保持了与标准工艺的兼容性。更重要的是，由于有源区位于硅体的侧面，它比平面器件更容易形成双栅或环栅结构。因此可以抑制短沟道效应，增强电流驱动力。在纳米级领域中，如何能在器件尺寸减小的同时很好的抑制短沟道效应，并尽可能的简化制作工艺成为研究纳米级MOSFET器件的热点。现如今已提出的纳米级器件结构有很多，与本专利技术类似的器件有垂直非无结双栅MOSFET器件和传统有结垂直环栅MOSFET 器件。与本专利技术提出的器件结构相比，以上两种器件分别具有栅控能力不足和漏电流过大， 工艺实现困难的缺点。
技术实现思路
本专利技术的目的在于提供一种有效抑制短沟道效应的作用的垂直无结环栅MOSFET 结构。本专利技术的目的还在于提供一种可以简化工艺流程，灵活控制栅长和沟道区厚度的垂直无结环栅MOSFET的制造方法。本专利技术的目的是这样实现的垂直无结环栅MOSFET器件的结构为包括底层η型硅晶圆衬底101，漏区111位于器件的最低端；在η型硅晶圆衬底101上外延生长漏扩展区106，沟道区107，和源区108， 栅氧化层109包围整个沟道区107，在栅氧化层109上淀积多晶硅栅110。所述漏扩展区 106、沟道区107、源区108和漏区111的掺杂类型与浓度相同，均为η+掺杂，掺杂浓度为I X IO19 8 X IO19CnT3 ;所述多晶硅栅110为P+掺杂，掺杂浓度为5X1019cm_3。所述沟道区107沟道长度为l(T20nm。所述沟道区107成圆柱体，所述多晶硅栅110和栅氧化层109成圆环状。本专利技术的方法的主要特点如下I)采用环栅结构，栅极包围整个沟道区；2)采用垂直沟道结构，通过改变SiGe层的厚度灵活控制栅长；3)采用无结结构，制作工艺简单且抗短沟道效应能力强；4)采用后栅工艺，先进行自对准掺杂形成源区、沟道区和漏区，然后制作栅电极。由于形成源区、沟道区和漏区需要一系列的高温处理步骤，诸如离子注入及退火，因此后栅工艺中栅氧避免了受到温度等外界因素的影响，使器件性能更稳定；5)通过易于控制的腐蚀工艺，灵活控制沟道区厚度，使之易达到全耗尽，增强栅控能力。附图说明图I本专利技术公开的一种无结环栅MOSFET器件的剖面示意图2制备硅晶圆的示意图3是图2结构依次淀积一层SiO2, SiGejP SiO2后的截面图4是图3结构经过刻蚀和离子注入的示意图5是图4结构经过外延硅材料后的截面图6是图5结构经过化学机械抛光(CMP)后的截面图7是图6结构进行离子注入的示意图8是图7结构中SiO2和SiGe层经过选择性腐蚀和热生长SiO2后的截面图9是图8结构刻蚀未被腐蚀的SiO2和多晶硅淀积热生长的SiO2后的截面图，即最终的器件结构的简略图。具体实施方式下面结合附图举例对本专利技术做详细的描述结合图2。所示制备晶向为〈100〉的η型硅晶圆衬底101，厚度为lOOnm。结合图3。在η型硅晶圆101上，顺次淀积SiO2层102，SiGe层103和SiO2层104。 其中SiO2层102，SiGe层103和SiO2层104的厚度均为20 50nm。结合图4。对图3结构进行光刻，使中间部分的SiO2层102，SiGe层103和SiO2 层104全部被刻蚀掉,形成窗口。然后以光刻胶作为掺杂掩蔽层,对娃材料进行η型掺杂注入，快速热退火(RTA)激活杂质，形成漏区111。结合图5。在硅材料上外延硅层105，外延硅层105的厚度为20(T300nm。结合图6。以SiO2层104为停止层，对外延硅层105进行化学机械抛光(CMP)。结合图7。以3102层104为掩蔽层，进行高能砷离子注入，形成η+源区、体区和漏扩展区，然后进行快速热退火激活杂质。结合图8。离子注入后在硅外延层区域从上到下依次形成源区108，沟道区107和漏扩展区106。其中，源区108、沟道区107和漏区111的掺杂类型与浓度相同，均为η+掺杂，浓度为lX1018 8X1019cm_3。首先器件采用无结结构，不含有任何源漏PN结，不仅制作工艺简单，且具有很好的抑制短沟道效应的作用，与有结器件相比具有更小的亚阈值斜率和DIBL值。其次，器件采用垂直沟道结构，即载流子是沿垂直方向运动的，它的优点是无需借助复杂的光刻手段来定义沟道长度，即器件尺寸不受光刻精度的限制，且工作原理及特性和平面器件几乎相同。使器件特征尺寸减小的同时简化了工艺制作步骤。由于在某种腐蚀剂中，SiGe的腐蚀速率远高于SiO2的腐蚀速率，因此利用SiO2和SiGe在这种腐蚀剂中的选择比不同，对SiO2层102，SiGe层103和SiO2层104进行选择性腐蚀。通过易于控制的腐蚀工艺，灵活控制沟道区107厚度，可以增强栅控能力。实际制作过程中应尽量使牺牲氧化层达到过腐蚀状态，即完全腐蚀掉SiGe层103后，热氧化生成SiO2牺牲氧化层，然后过腐蚀牺牲氧化层，使沟道区107厚度不断减小，直到其减小到使沟道区107达到全耗尽后， 停止过腐蚀牺牲氧化层，在其上再热生长薄SiO2层109，作为栅氧化层。结合图9。亥IM掉SiO2层102和SiO2层104，在栅氧化层109外侧淀积一层多晶硅材料110，作为多晶硅栅。对多晶硅栅110进行P+型掺杂注入，快速退火激活杂质。最终形成环栅结构，栅极包围整个沟道区，栅极的有效数量最多，因此栅极对沟道的电学控制力最强，可以最大程度的降低短沟道效应。同时采用后栅工艺，先进行自对准掺杂形成源区、 沟道区和漏区，然后制作栅电极。由于形成源区、沟道区和漏区需要一系列的高温处理步骤，诸如离子注入及退火，因此后栅工艺中栅氧化层避免了受到温度等外界因素的影响，使器件性能更稳定。以上所述的具体实施例，对本专利技术的目的、技术方案和有益效果经行了进一步详细说明，应注意到的是，以上所述仅为本专利技术的具体实施例，并不限制本专利技术，凡在本专利技术的精本文档来自技高网...
【技术保护点】
垂直无结环栅MOSFET器件的结构为：包括底层n型硅晶圆衬底（101），漏区（111）位于器件的最低端；其特征是：在n型硅晶圆衬底（101）上外延生长漏扩展区（106），沟道区（107），和源区（108），栅氧化层（109）包围整个沟道区（107），在栅氧化层（109）上淀积多晶硅栅（110），所述漏扩展区（106）、沟道区（107）、源区（108）和漏区（111）的掺杂类型与浓度相同，均为n+掺杂，掺杂浓度为1×1019~8×1019cm?3；所述多晶硅栅（110）为p+掺杂，掺杂浓度为5×1019cm?3。
【技术特征摘要】
【专利技术属性】
技术研发人员：王颖，单婵，曹菲，胡海帆，
申请(专利权)人：哈尔滨工程大学，
类型：发明
国别省市：
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