绝缘隐埋层中有带电区的衬底制造技术

本发明专利技术涉及一种绝缘隐埋层中有带电区的衬底。本发明专利技术特别涉及一种半导体结构，包括：连续包括基底晶片（1）、绝缘层（2）和半导体顶层（3）的衬底，所述半导体顶层（3）上的图像传感器器件，所述半导体结构的特征在于，所述绝缘层（2）包括电荷密度的绝对值在1010电荷/cm2以上的区域。

【技术实现步骤摘要】

本专利技术涉及一种包括基底晶片、绝缘层和半导体顶层的衬底，该衬底可用于电子器件，特别是存储器。
技术介绍
DRAM存储器典型由一个晶体管和一个电容器构成(1T1C)。晶体管用作通路，电容器用于电荷存储。电容器可以是沟槽配置或是叠层电容器。一种新型的DRAM存储器可以仅包括一个晶体管，而不需要电容器，因此被称作无电容DRAMUT或1T-RAM。这种类型的存储器通常是基于绝缘体上半导体(SeOI)型衬底，晶体管通过其浮体性能既充当瞬时控制器 件又充当电荷存储器件。这种类型的实例为“浮体单元”(FBC)或“零电容RAM” (zRAM),尽管存在其他的变形。图I显示了典型的IT存储器。SeOI衬底从底部到顶部包括基底晶片10、绝缘层20以及也被称为“有用层”的半导体顶层30。存储器器件由形成在半导体有用层30上的晶体管制成。在有用层30中制备源极S和漏极D，而在有用层30上的绝缘层上沉积栅极G。对于诸如FBC之类的需要反向偏置的特定类型的IT存储器而言，电极E也安装在衬底的后侧，即安装在基底晶片上。在IT存储器的工作过程中，电荷(空穴)通过碰撞电离从漏极区附近的沟道注入到晶体管体中。这些正电荷的存在使晶体管的Vt向低压方向漂移，并改变电流-电压特性。该漂移用于检测或“读取”单元的“ I”或“0”的状态。IT存储器为易失性存储器，执行周期性的刷新以向晶体管回存电荷，因此恢复编程状态。电荷主要通过各种泄露机制损失，电荷损失的速度决定了存储器单元的保持时间。如果该时间很短，则需要大量的刷新，导致高功耗和低输出。因此迫切需要尽量延长单元的保持时间，即晶体管中的电荷保持能力。为此目的，可使用后电极E来施加负电压，以便尽可能久地将电荷保持在晶体管体中，例如，靠近IT设计中的后界面。但是，后电极的安装需要额外的处理和复杂的电路，这会导致其价格昂贵。因此需要可以以较低成本增加IT存储器的保持时间的SeOI型衬底。
技术实现思路
本专利技术的第一个目的是提供一种连续包括基底晶片、绝缘层和半导体顶层的衬底，其特征在于，所述绝缘层包括电荷密度的绝对值在101°电荷/cm2以上的至少一个区域。“区域”在这里表示整个绝缘层本身、构成绝缘层的一部分的层、或者嵌入绝缘层中的离散的岛。根据本专利技术的第一实施例，所述绝缘层由选自二氧化硅、氮化硅或高k材料的材料制成。根据第二实施例，所述绝缘层包括两个扩散阻挡层之间的电荷限制层，其中所述电荷限制层的电荷密度的绝对值在101°电荷/Cm2以上。优选地，所述电荷限制层由氮化硅制成，所述扩散阻挡层由二氧化硅制成。或者，所述电荷限制层由二氧化硅制成，所述扩散阻挡层由氮化娃制成。根据本专利技术的第三实施例，所述绝缘层包括电荷俘获岛，其中所述电荷俘获岛的总的电荷密度的绝对值不低于101°电荷/cm2。所述绝缘层有利地由二氧化硅制成，所述电荷俘获岛由硅制成。优选地，绝缘层中所包括的电荷的至少一部分由离子来提供。第一种可能是，电荷密度为负，离子选自氟离子或氯离子。第二种可能是，电荷密度为正，离子选自硼离子或磷离子。本专利技术的第二个目的是提供一种包括ITRAM存储器的半导体结构，所述ITRAM存储器包括绝缘体层上的浮体区域，其中所述绝缘层包括电荷密度的绝对值在101°电荷/cm2以上的区域。本专利技术的第三个目的涉及一种用于制造连续包括基底晶片、绝缘层和半导体顶层的衬底的过程，其特征在于，包括对所述绝缘层的至少一个区域充电以使所述区域的电荷密度的绝对值在101°电荷/cm2以上的充电步骤。根据该过程的第一实施例，所述充电步骤包括对所述绝缘层进行掺杂。根据另一实施例，所述充电步骤包括通过半导体顶层在所述绝缘层中注入离子。 或者，该过程包括下列步骤-在所述基底晶片或施主晶片上形成所述绝缘层，-键合所述基底晶片和所述施主晶片，使所述绝缘层位于界面处，以及在键合步骤之前执行所述充电步骤。所述充电步骤包括所述绝缘层的电子轰击或所述绝缘层的等离子体处理。或者，形成所述绝缘层的步骤包括形成第一扩散阻挡层、电荷限制层和第二扩散阻挡层。所述充电步骤包括所述电荷限制层的等离子体活化。在一种变形中，所述充电步骤包括生成掺杂的电荷限制层，其中掺杂剂选自硼、磷、氯或氟，掺杂浓度在IOuVcm2以上。所述电荷限制层优选由氮化硅制成，所述扩散阻挡层由二氧化硅制成。根据本专利技术的另一实施例，该过程在所述键合步骤之前包括在所述绝缘层中形成电荷俘获岛。例如，所述电荷俘获岛由硅制成。本专利技术的第四个目的是提供一种用于对连续包括基底晶片、绝缘层和半导体顶层的衬底的所述绝缘层充电的过程，其特征在于，所述绝缘层包括密度在IOltl原子/cm2以上的原子种类，其中所述原子种类能够在向所述绝缘层中注入电荷载体的情况下变成离子。根据本专利技术的一个方面，提出一种半导体结构，包括连续包括基底晶片、绝缘层和半导体顶层的衬底，所述半导体顶层上的图像传感器器件，所述半导体结构的特征在于，所述绝缘层包括电荷密度的绝对值在101°电荷/Cm2以上的区域。附图说明结合附图阅读下面的说明书，本专利技术的其他特点、目的和优点将更为明显图I显示了根据现有技术的IT存储器；图2显示了用于通过SmartCut 工艺制作SeOI衬底的步骤；图3显示了根据本专利技术的SeOI型衬底的第一实施例；图4显示了第二实施例；图5显示了本专利技术的第三实施例。 具体实施例方式本专利技术的总体思想是在有用层和绝缘层的界面下方用位于SeOI型结构中的电荷代替后电极。带负电荷的绝缘层与后电极的作用相同，即在SeOI结构中产生负电压以保持绝缘层附近的空穴。相反，带正电荷的绝缘层能够在采用PMOS晶体管的某些类型的ITRAM中保持电子，从而保持电子电荷。标准结构本专利技术提供一种SeOI类型标准衬底。这种结构包括基底晶片I、绝缘层2以及顶层3。基底晶片I可由体材料(bulk)或复合材料制成。绝缘层2由具有电绝缘性能的材料制成。在本文中，“绝缘层”表示具有介电性能的单层或不同材料的叠层。绝缘层2通常为氧化物，例如二氧化硅(Si02)。在这种情况下，绝缘层2通常被称作 “BOX” (Buried Oxide layer,隐埋氧化物层)。绝缘层2还可由氮化硅、氮化物-氧化物组合物、或诸如二氧化铪之类的“高k”材料(“high k”material)制成。绝缘层的厚度典型介于10埃和5000埃之间。也被称作“有用”(useful)层或“有源”(active)层的半导体顶层3由诸如硅之类的半导体材料制成。这种SeOI衬底可通过Smart Cut 工艺或通过任何其他的可能工艺制成。美国专利5，374，564中详细描述了 Smart Cut 工艺。参考图2，该工艺典型包括下列步骤a)提供由半导体材料制成的基底晶片I和施主晶片4 ；b)氧化其中一个晶片或两个晶片-优选氧化施主晶片4，从而在施主晶片4上创建绝缘层2 ；c)在施主晶片中注入离子，以便在与有源层3的厚度相对应的深度处创建脆弱区40 ；d)将施主晶片4键合到基底晶片I上，使绝缘层2位于界面处；e)按照脆弱区40分离施主晶片，从而将顶层3转移到基底晶片I上。绝缘层2的电荷密度的绝对值在101°电荷/cm2以上，例如在IO11电荷/cm2以上。可采用拟-MOS (pseudo-MOS)技术或萊-FET (本文档来自技高网...

【技术保护点】
一种半导体结构，包括：?连续包括基底晶片（1）、绝缘层（2）和半导体顶层（3）的衬底，?所述半导体顶层（3）上的图像传感器器件，所述半导体结构的特征在于，所述绝缘层（2）包括电荷密度的绝对值在1010电荷/cm2以上的区域。

【技术特征摘要】

【专利技术属性】
技术研发人员：F·阿利贝尔，G·戈丹，F·拉勒芒，D·朗德吕，K·朗德里，M·沙欣，C·马聚，
申请(专利权)人：SOITEC公司，
类型：发明
国别省市：