半导体器件制造技术

除其它内容之外，本文讨论了一种半导体器件，其包括：半导体区，该半导体区包括栅结构和至少一部分与所述栅结构横向偏离的源区；连接到源区的第一金属层；以及连接到栅结构的第二金属层，其中，所述第一金属层和所述第二金属层的至少一部分纵向重叠。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

除其它内容之外，示例涉及金属氧化物半导体场效应晶体管(MODFET)及其制造方法。更具体地说，示例包括多层功率MOSFET。
技术介绍
很多分立金属氧化物半导体场效应晶体管(MOSFET)器件的布局包括管芯中的栅焊垫(pad)，栅焊垫的尺寸足够大以容纳接合线或其它连接物。因为这种尺寸要求，因此栅焊垫可能占据较小的管芯的大部分(例如，50%等)。此外，因为在很多示例中在栅焊垫下方没有有源区，因此所需的栅焊垫尺寸会限制半导体器件中的有源区。 图I大体示出了半导体器件100的包括源接触区102、栅电介质103、栅总线104、栅结构105、第二电介质106和衬底113的部分的示例。在某些示例中，栅结构105可以包括栅焊垫、栅道、或者一个或多个其它栅接触区或栅总线结构，并且可以被规定尺寸以提供适当的接合区。在该示例中，源接触区102通过间隙107与栅结构105隔离，该间隙107被配置为在栅结构105与源接触区102之间维持最小的距离并且提供适当的隔离，并且源接触区102通过第二电介质106与栅总线104隔离。在各个示例中，具体的半导体器件的无源区可以根据用于制造和操作器件的处理参数和设计参数而改变。在图I的示例中，源接触区102的边缘粗略地界定了在栅总线104的下方的无源区111，栅总线104限制半导体器件100的有源区108。通常，诸如功率FET器件之类的器件的无源区是不能用于创建用以传导电流的功能通道的区域。在一个示例中，管芯的有源区108可以包括形成有源沟槽(trench)阵列的一个或多个沟槽。在某些示例中，放置在有源沟槽阵列中的一个或多个栅电极可以形成半导体器件100的源区的一部分，该部分可以与栅结构105横向偏离。在某些示例中，与半导体器件100的工作顶面基本上相对的衬底113的底面可以包括半导体器件100的漏区。在某些示例中，栅结构105下方的无源区111可以具有大于约55um的宽度。
技术实现思路
除其它内容之外，本文讨论了一种半导体器件，其包括连接到源区的第一金属层和连接到栅结构的第二金属层，其中，第一金属层和第二金属层的至少一部分重叠以在不增大器件尺寸的情况下给器件提供额外的有源区。在某些示例中，金属间电介质可以在第一金属层和第二金属层的重叠部分之间提供电隔离。在某些示例中，包括栅道和用于外部连接的焊垫的栅结构可以包括覆盖半导体器件的有源区(例如，功率MOSFET器件的有源源区)的金属部分。在某些示例中，形成源接合焊垫的第二金属层可以延伸到器件的末端以提供改进的热量传递和电流容量。在某些示例中，将多晶硅栅道或隔离的多晶硅焊垫电连接到金属栅接合焊垫的配合通孔也可以改进金属栅接合焊垫与器件的粘合。该部分旨在提供对本专利申请的主题的概括，并非旨在提供对本技术的排他性或穷尽性解释。包含具体实施方式是为了提供与本专利申请有关的其它信息。附图说明在附图(其不一定按比例绘制)中，相似的数字可以描述不同的视图中的类似部件。具有不同字母后缀的相似数字可以表示类似部件的不同例子。附图以举例而非限制的方式大体示出了本文中讨论的各个实施例。图I大体示出了栅道结构的示例。图2大体示出了根据本主题的半导体器件的一部分(例如，功率晶体管)的示例。图3大体示出了制造半导体结构的部分(例如，图2和图3的示例中所示的部分)的方法的示例。图4A至图4G大体示出了制造半导体结构的一部分的方法的示例。图5A大体示出了半导体器件的示例的顶视图。图5B大体示出了具有使用配合通孔连接到第二金属层栅焊垫的挖有沟槽的栅道的半导体器件的示例的横截面图。图6至图7大体示出了分段的第二金属层栅道结构的示例。图8大体示出了包括掩埋第一金属栅道配置的栅道结构的示例。具体实施方式除其它内容之外，本专利技术人已经认识到的，一种具有第一金属结构和第二金属结构的半导体器件布局，第一金属结构和第二金属结构至少部分地纵向重叠，以在不增大半导体器件尺寸的情况下增大半导体器件的有源区。在一个示例中，半导体器件布局可以包括连接到源区的第一金属和连接到栅结构的第二金属。在某些示例中，第一金属和第二金属可以形成第一金属结构和第二金属结构的部分。在一个示例中，源区可以包括诸如源焊垫或源电极之类的源接触区。在其它示例中，源区可以包括半导体器件的衬底的源区。在一个示例中，栅结构可以包括栅焊垫、栅道或者一个或多个其它栅接触区或栅总线结构。在一个示例中，第二金属层的至少一部分可以被配置为与第一金属层的至少一部分重叠，以在不增大器件管芯的尺寸的情况下增大诸如功率FET之类的器件的有源区。在某些示例中，本文所描述的半导体器件布局可以被配置为减小半导体器件或者包括一个或多个半导体器件在内的半导体管芯的无源区，从而相应地在不增大管芯或器件的尺寸的情况下增大管芯或器件的有源区。在某些示例中，根据本主题的器件可以被配置为减小各个半导体器件的栅结构的尺寸，以在器件或管芯上放置栅焊垫方面或者在规定栅焊垫在器件或管芯上的尺寸方面提供灵活性，将器件的可用有源区增大约5%或者更多，或者改进器件的“导通”电阻，例如功率晶体管的漏源电阻(RDS)。图2大体示出了诸如功率晶体管之类的半导体器件200的一部分的示例，所述部分包括衬底213、源接触区202、栅电介质203、栅总线204、栅结构205、第二电介质206、源焊垫209以及在源接触区202与栅结构205之间延伸的金属间电介质(MD) 210。在一个示例中，栅结构205可以包括栅焊垫、栅道或者一个或多个其它栅接触区或栅总线结构。在一个示例中，栅结构205的至少一部分可以与半导体器件200的源区的至少一部分重叠。在图2的示例中，頂D层210将栅结构205与源接触区202隔绝，从而允许栅结构205的至少一部分与源接触区202的至少一部分重叠，如图2中示出为重叠212。这使得源接触区202的至少一部分可以与栅总线204的至少一部分横向更接近，或者使得源接触区202的至少一部分可以与栅总线204的至少一部分重叠。如图I所示，栅总线104下方的区域通常是非有源的。然而，本专利技术人已经认识到，在某些示例中，当栅总线204的宽度减小时(例如，当使栅结构205的顶部宽度与图I所示的顶部宽度保持相似时)，有源区208的至少一部分可以横向靠近栅结构205的至少一部分或者与栅结构205的至少一部分纵向重叠(例如，在其正下方)，接着减小半导体器件200的无源区211或者相对于整体尺寸增大半导体器件200的有源区208。在一个示例中，例如，当与在栅结构的下方具有宽于约55um的无源区的现有器件(例如，如图I的示例所示)相比时，栅结构205下方的无源区211的宽度可以减小约25um或者更多。该减小可能是由于栅结构205的金属部分与源结构的金属部分或者源区重叠而引起的。这种技术可以允许减小或者消除两个结构的金属 部分之间的横向隔离间隙，并且在一些示例中，可以允许减小栅结构的金属部分的宽度。在一个示例中，源接触区202与栅结构205的重叠部分可以表示允许半导体器件200的有源区208位于栅结构205的诸如栅焊垫、栅道等部分的下方的双金属层，从而允许在不增大管芯尺寸的情况下增大管芯的有源区208。在一个示例中，栅总线204可以被配置为连接到形成包括半导体器件200在内的管芯的有本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：半导体区，其包括：栅结构；以及源区，其中，所述源区的至少一部分与所述栅结构横向偏离；第一金属层，其连接到所述源区；以及第二金属层，其连接到所述栅结构；其中，所述第一金属层和所述第二金属层的至少一部分纵向重叠。

【技术特征摘要】
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【专利技术属性】
技术研发人员：罗希特·迪克西特，M·L·莱因海默，迈克尔·D·格林哈根，约瑟夫·A·叶季纳科，T·彼得森，里图·苏迪希，丹·金策，克里斯托弗·L·雷克塞尔，弗雷德·塞西诺，
申请(专利权)人：快捷半导体苏州有限公司，快捷半导体公司，
类型：实用新型
国别省市：