本发明专利技术公开了一种具有埋置绝缘层下第二控制栅极的SeOI闪存存储单元。第一方案涉及一种闪存存储器单元，包括具有浮动栅极的FET晶体管，所述浮动栅极在绝缘体上半导体衬底上，所述绝缘体上半导体衬底包括通过绝缘层与基层衬底隔开的半导体材料的薄膜，所述晶体管在所述薄膜中具有沟道，其特征在于所述存储器单元包括两个控制栅极，前控制栅极布置在浮动栅极上方并通过栅极间介电层与浮动栅极隔开，背控制栅极布置在基层衬底内直接在绝缘层下面，从而仅通过绝缘层与沟道隔开，该两个控制栅极设计为组合使用来执行单元编程操作。本发明专利技术还扩展到一种包括多个根据本发明专利技术的第一方案的存储器单元的存储器阵列，及一种构造这种存储器单元的方法。
【技术实现步骤摘要】
本专利技术的领域为半导体器件，更具体地，为包括多个存储器单元的存储器器件。更具体地，本专利技术涉及一种绝缘体上半导体(semiconductor on insulator, SeOI)衬底上的闪存型存储器单元，由具有浮动栅极的场效应晶体管FET形成。本专利技术还涉 及一种包括多个该类型的存储器单元的存储器阵列，以及一种控制该闪存存储器单元的方法。
技术介绍
闪存型存储器单元的结构整体上与常规的MOSFET晶体管的结构相似，除了闪存 晶体管具有两个栅极而不是一个。顶栅极对应于晶体管的控制栅极(对于其他MOS晶体管 的情况也一样)，而另一个栅极，即浮动栅极布置在晶体管的控制栅极和沟道之间。控制栅 极和浮动栅极之间布置有栅极间介电层(inter-gate dielectric layer)，而在浮动栅极 和沟道之间布置有栅极介电层。这些介电层差不多使浮动栅极完全绝缘，电荷能够以特别 持久的方式存储在那里。包括NMOS晶体管的NOR型闪存单元的例子在下面描述。该单元在其静止状态时 等价于逻辑“ 1 ”，因为通过在控制栅极上施加合适的电压，有电流流过沟道。通过实现热电子注入现象的如下过程，该单元可以被编程(以将其设置为“0”逻 辑状态)。对控制栅极和漏极施加非常高的电压。沟道导通从而电子从源极流到漏极。那么 源极-漏极电流要足够高，用于使高能量电子(热电子源自电荷与沟道的晶格网络的碰撞) 通过穿过栅极介电层到达浮动栅极。然后这些热电子在浮动栅极中被俘获，这改变了晶体管的阈值电压。该机制减小 了浮动栅极的电压，而增大了晶体管的表现阈值电压(从而必须在控制栅极上施加更高的 电压来使得晶体管能够导通-ON状态)。然而，在正常的读取状态中，两个栅极的耦合不足 以使晶体管导通。因此被编程单元的读取电流为“0”。通过在控制栅极上施加低电压可以擦除单元(重置为“1”逻辑状态)，从而晶体 管不导通(OFF状态)，其是否包含“0”或“1”(也就是说，其是否被编程)无关紧要。在漏 极上施加非常高的电压，从而在控制栅极和源极之间施加了与编程中实现的极性相反的高 电压。两个栅极之间的电场增大直到电子能够通过沟道效应穿过栅极介电层从浮动栅极逃 脱。在此擦除操作中，浮动栅极电压减小且晶体管的表现阈值电压减小。为了对单元读取，在控制栅极上施加标称的读取电压VDD。取决于单元的状态(编 程或擦除)，晶体管或者导通(如果其被擦除，为ON状态)或者截止(如果其被编程，为OFF 状态)。在漏极上还施加正电压(低于VDD的任何值，以避免在获得合适的读取信号时有 干扰)。如果晶体管为0N，那么漏极将放电。然后分析放大器可以读取电流降或电压降。这样的闪存单元具有如下缺点，在编程操作中必须对控制栅极施加非常高的电 压，以产生能够穿过栅极介电层到达浮动栅极的热电子。当这发生时，尽可能不希望有这样的高编程电压，因为它们增大了外围电路的设 计复杂度(特别是需要实现了电荷泵的专用电路来产生这样的高电压)，它们可能会损坏 单元，甚至是干扰附近存储器单元的操作。US 5，455，791A描述了一种构造在SOI衬底上的EEPROM器件，SOI衬底具有由 埋置绝缘层隔开的背半导体层和前半导体层。该EEPROM器件包括两个隔开的控制栅极、 前控制栅极和背控制栅极。背控制栅极由背半导体层和由传导材料制成的背栅极接触 (contact)形成，该传导材料覆盖整个背半导体层延伸且通过背半导体层与所述埋置绝缘 层隔开。由于分隔背栅极接触和沟道区域之间的距离，背控制栅极不适合于执行编程操作。
技术实现思路
本专利技术的目的是解决这些有关外围电路的设计复杂度以及单元和电路的整体可 靠性的问题。为此，根据第一方案，本专利技术提供了一种闪存存储器单元，包括具有浮动栅极的 FET晶体管，所述浮动栅极在绝缘体上半导体衬底上，所述绝缘体上半导体衬底包括通过绝 缘层与基层衬底隔开的半导体材料的薄膜，所述晶体管在所述薄膜中具有沟道，其特征在 于，所述存储器单元包括两个控制栅极，前控制栅极布置在浮动栅极上方并且通过栅极间 介电层与浮动栅极隔开，背控制栅极布置在基层衬底内直接在绝缘层下面，从而仅通过绝 缘层与沟道隔开，该两个控制栅极设计为组合使用来执行单元编程操作。一种该存储器单元的更优选的但是非受限的方案如下-背控制栅极在单元的整个宽度下面延伸；-背控制栅极的位置为仅面向浮动栅极延伸；-背控制栅极的极性与晶体管的沟道的极性为相同类型；-背控制栅极在基层衬底中通过反向偏压的阱绝缘；-单元还包括绝缘区域，其在深度上延伸到基层衬底内以使背控制栅极绝缘；-单元为完全耗尽型；-浮动栅极布置在薄膜的表面上，并且通过栅极介电层与薄膜中的沟道绝缘；-浮动栅极形成于在沟道中制造的沟槽中，并且通过布置在该沟槽的壁上的栅极 介电层与沟道绝缘；-FET晶体管包括源极区和漏极区，它们非对称地布置于形成在沟道中的浮动栅极 的任意一侧的薄膜中，从而漏极区比源极区更靠近浮动栅极。根据另一方案，本专利技术涉及一种包括多个成行和成列布置的根据本专利技术的第一方 案所述的单元的存储器阵列，其中背栅极线耦合到沿着一行或一列的每个单元的背控制栅 极。字线可以耦合到沿着一列的每个单元的前控制栅极，背栅极线平行于字线延伸。根据又一方案，本专利技术涉及一种包括成行或成列布置的多个存储器单元的存储器 阵列，其中第一组单元包括多个根据本专利技术的第一方案的在沟道中隐藏有浮动栅极的闪存 单元，并且第二组单元包括具有浮动沟道以及隐藏在沟道中的控制栅极的DRAM单元。根据又一方案，本专利技术涉及一种构造存储器阵列的方法，所述存储器阵列包括符 合本专利技术的第一方案的具有隐藏在沟道中的浮动栅极的第一组闪存存储器单元，以及具有 浮动沟道和隐藏在沟道中的控制栅极的第二组DRAM存储器单元。所述方法包括-对于所述第一组和第二组单元通用的第一系列步骤，对于每个单元，包括〇在薄膜中形成沟槽，〇通过栅极介电层覆盖沟槽的壁，O用栅极材料填充沟槽；-所述第一系列步骤之后为〇对于第一组的每个单元，在沟槽上形成栅极间介电层，以及在栅极间介电层上 形成前控制栅极，〇对于第二组的每个单元，直接在沟槽上形成控制栅极。本专利技术还扩展到一种控制根据本专利技术第一方案的存储器单元的方法，其中，在单 元编程操作中，通过对前控制栅极施加第一正电压以及对背控制栅极施加第二正电压，而 组合使用前控制栅极和背控制栅极，当没有电压施加到背控制栅极时，所述第一电压小于 对单元进行编程所需的电压。附图说明通过阅读下面的详细的说明书及其以非受限示例给出的优选实施例，并且参照附 图，本专利技术的其他方案、目的和优点将变得更加明显，其中-图1表示根据本专利技术的完全耗尽平面闪存存储器单元的一个可能实施例；-图2表示根据本专利技术的具有完全耗尽隐藏式浮动栅极的闪存存储器单元的一个 可能实施例；-图3a_3k图示了在基层衬底中形成和绝缘背控制栅极的过程的不同步骤；-图4表示根据本专利技术的优选实施例的存储器阵列的布局。具体实施例方式参见图1，显示出闪存存储器单元1包括具有浮动栅极的FET晶体管，该浮动栅极 在绝缘体上半导体衬底上，该绝缘体上半导体衬底包括通过绝缘层与基层衬底5隔开的半 导体材料的薄膜，绝缘层典型地为埋置氧化物BOX层。绝缘体上半导体衬底例如为绝缘体上的硅(本文档来自技高网...
【技术保护点】
一种闪存存储器单元（１、１０），包括具有浮动栅极（１０、２０）的ＦＥＴ晶体管，所述浮动栅极在绝缘体上半导体衬底上，所述绝缘体上半导体衬底包括通过绝缘（ＢＯＸ）层与基层衬底（５）隔开的半导体材料的薄膜，所述晶体管在所述薄膜中具有沟道（４），其特征在于，所述存储器单元包括两个控制栅极，前控制栅极（１２、２２）布置在浮动栅极（１０、２０）上方并且通过栅极间介电层（１３、２３）与浮动栅极（１０、２０）隔开，背控制栅极（６、３４－３７）布置在基层衬底（５）内直接在绝缘（ＢＯＸ）层下面，从而仅通过绝缘（ＢＯＸ）层与沟道（４）隔开，该两个控制栅极（１０、２０；６、３４－３７）设计为组合使用而执行单元编程操作。
【技术特征摘要】
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【专利技术属性】
技术研发人员：C·马聚尔，R·费朗，
申请(专利权)人：SOITEC绝缘体上硅技术公司，
类型：发明
国别省市：FR
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