体约束的绝缘体上硅半导体器件及其制造方法技术

使用绝缘体上硅（ＳＯＩ）（１０，２０，４０）的集成电路（２００），它的大多数晶体管具有浮置沟道（体）。而一些晶体管的沟道必须连接到预定的偏置电压，以达到所需的操作特性。为了获得需要的偏置电压，ＳＯＩ衬底（１０，２０，４０）的半导体层（４０）中和晶体管栅的扩展区下面设置接触路径（４２）。晶体管栅的扩展区与半导体层（４０）用绝缘体（５２）隔开，绝缘体（５２）比大多数晶体管的绝缘体厚，但是最好与典型地用于高压应用的某些厚栅绝缘体器件的绝缘体厚度相同。这种较厚的绝缘体（５２）有利于减小电容量，但由于使用了工艺已经需要的绝缘体，所以不需要增加工艺复杂性。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及半导体器件，更具体涉及体约束(body-tied)的 绝缘体上硅器件及其制造方法。
技术介绍
已经开发的绝缘体上硅(SOI)技术，在块状硅器件技术方面具 有许多优点。众所周知，SOI提高了现有的块状硅电路的运行速度并 降低了电功耗。SOI技术的某些优点的基础是减小了半导体器件中各个结点处的电容量，而其他的优点是从浮置体本身获得的。由于半导体器件的先前状态影响浮置体器件的开关速度，因此，有可能出现不希望出现的开关速度变化。尽管浮置体连接会对用SOI 技术构建的电路的某些部分有好处，但是，在某些情况下，要求特殊 器件具有已知的体电位。因此，SOI器件中的体电位的获知保证了器 件开关特性的重复性，而与器件先前状态的确定无关。要想允许在SOI电路中有体约束的器件，已经开发了某些器件 结构，使单个器件的有源区约束到已知的电位。这样的例子包括T-和H-栅晶体管结构，有源区伸过栅结构，给有源区提供所需的电位。 T-和H-栅晶体管结构具有显著的增加的栅电容量，在工艺控制方面也 存在一些问题。在使用T-和H-栅晶体管结构时，由于增加的栅电容 量，造成器件的运行速度明显降低。按照控制本文档来自技高网...

【技术保护点】
一种半导体器件（２００）的制造方法，包括以下步骤：提供具有半导体层（４０）和绝缘层（２０）的衬底（１０），其中，半导体层位于绝缘层上并包括带有顶表面的有源区（４０）；将有源区掺杂成第一导电类型；在顶表面上形成第一栅绝缘层（５２）；腐蚀第一栅绝缘层的一部分，以露出顶表面的第一部分；在顶表面的第一部分上形成第二栅绝缘层（５５），其中，第二栅绝缘层比第一栅绝缘层薄；在第一栅绝缘层（５２）上和第二栅绝缘层（５５）上形成栅导体（７５）；除去栅导体（７５）的第一、第二和第三部分，其中，栅导体的第一部分位于第二栅绝缘层（５５）和有源区（４０）中的第一区域上，栅导体的第二部分位于第二栅绝缘层（５５）和有源区（...

【技术特征摘要】
US 2001-12-19 10/024,9161. 一种半导体器件(200)的制造方法，包括以下步骤 提供具有半导体层(40)和绝缘层(20)的衬底(10)，其中，半导体层位于绝缘层上并包括带有顶表面的有源区(40);将有源区掺杂成第一导电类型；在顶表面上形成第一栅绝缘层(52);腐蚀第一栅绝缘层的一部分，以露出顶表面的第一部分；在顶表面的第一部分上形成第二栅绝缘层(55)，其中，第二栅 绝缘层比第一栅绝缘层薄；在第一栅绝缘层(52 )上和第二栅绝缘层(55 )上形成栅导体(75 );除去栅导体(75)的第一、第二和第三部分，其中，栅导体的第 一部分位于第二栅绝缘层(55)和有源区(40)中的第一区域上，栅 导体的第二部分位于第二栅绝缘层(55)和有源区(40)中的第二区 域上，栅导体的第三部分位于第一栅绝缘层(52)和有源区(40)中 的第三区域上；将第三区域掺杂成第一导电类型的更高杂质浓度；将第一和第二区域掺杂成第二导电类型；和形成到第一、第二和第三区域的接点。2. —种半导体器件(200)的制造方法，包括以下步骤 提供具有半导体层(40)和绝缘层(20)的衬底，其中，半导体层(40)位于绝缘层上并包括带有顶表面的有源区(40); 将有源区(40)掺杂成第一导电类型；在有源区上形成彼此邻近的第一绝缘层(56 )和第二绝缘层(52 )， 其中，第一栅绝缘层的每单位面积的电容量小第二绝缘层；在第一绝缘层和第二绝缘层上形成栅导体(75);除去栅导体的第一、第二、和第三部分，其中，栅导体的第一部 分位于第二...

【专利技术属性】
技术研发人员：拜扬W民，迈克尔A门迪奇诺，莱格康，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]