半导体装置及其制造方法制造方法及图纸

本发明专利技术公开了一种半导体装置及其制造方法。半导体装置包括第一掺杂区、第二掺杂区、介电结构与栅极结构。第一掺杂区具有第一导电型。第二掺杂区具有相反于第一导电型的第二导电型并邻近第一掺杂区。介电结构包括互相分开的第一介电部分与第二介电部分。介电结构形成于第一掺杂区上。栅极结构位于第一掺杂区或第二掺杂区邻近第一介电部分的一部分上。

【技术实现步骤摘要】

本专利技术是有关于一种，特别是有关于一种晶体管及其制造方法。
技术介绍
在半导体技术中，举例来说，半导体装置例如功率装置是使用横向双扩散金属氧化物半导体(LDMOS)。为了提高半导体装置的崩溃电压(breakdown voltage,BVdss),—种方法是降低漏极区的掺杂浓度并增加漂移长度。然而，此方法会提高半导体装置的开启电阻。此外，需要大的设计面积。半导体技术中的绝缘栅双极性晶体管(Insulated Gate Bipolar Transistors,IGBT)同时具有晶体管(MOS)与双极结晶体管(bipolar junction transistor,BJT)的优·点。绝缘栅双极性晶体管可使用于开关应用中。
技术实现思路
本专利技术是有关于。半导体装置具有优异的效能，且制造成本低。依据本专利技术的一个实施例，本专利技术提供了一种半导体装置，该半导体装置包括第一掺杂区、第二掺杂区、介电结构与栅极结构。第一掺杂区具有第一导电型。第二掺杂区具有相反于第一导电型的第二导电型并邻近第一掺杂区。介电结构包括互相分开的第一介电部分与第二介电部分。介电结构形成于第一掺杂区上。栅极结构位于第一掺杂区或第二掺杂区邻近第一介电部分的一部分上。依据本专利技术的再一个实施例，本专利技术提供了一种半导体装置的制造方法，该方法包括以下步骤于第一掺杂区中形成第二掺杂区；第一掺杂区具有第一导电型，第二掺杂区具有相反于第一导电型的第二导电型；形成介电结构于第一掺杂区上；介电结构包括互相分开的第一介电部分与第二介电部分；形成栅极结构于第一掺杂区或第二掺杂区邻近第一介电部分的一部分上。下文特举较佳实施例，并配合所附图式，作详细说明如下附图说明图I绘示一实施例中半导体装置的剖面图。图2绘示一实施例中半导体装置的剖面图。图3绘示一实施例中半导体装置的剖面图。图4绘示一实施例中半导体装置的剖面图。图5绘示一实施例中半导体装置的剖面图。图6绘示一实施例中半导体装置的剖面图。图7显示一实施例中半导体装置在关闭状态下的崩溃电压曲线。图8显示一实施例中半导体装置的ID-VD曲线。图9显示实施例中半导体装置的线性区电流。主要元件符号说明12、112、212、312、412、512 :第一掺杂区14:第二掺杂区16、416:介电结构 18、418 :第一介电部分20、420 :第一介电部分22 :栅极结构24:介电层26:导电层28、30、32、128、228、328、428、528、58、60、162、362、562 :掺杂部分34 :第三掺杂区36、136、336、536 :第四掺杂区38、40、42、44 :电极46、48 :侧边50、450:第一掺杂层52、452 :第二掺杂层54、254 :底层56 :掺杂阱区264:隔离结构266、268、270 :隔离部分472:第三介电部分具体实施例方式图I绘示一实施例中半导体装置的剖面图。请参照图1，第一掺杂区12邻近第二掺杂区14。第一掺杂区12包括掺杂部分28，具有第一导电型例如N导电型。第二掺杂区14可包括掺杂部分30与掺杂部分32，具有相反于第一导电型的第二导电型，例如P导电型。于实施例中，掺杂部分30是通过图案化的掩模层(未显示)对第一掺杂区12进行掺杂而形成。掺杂部分32是通过图案化的掩模层(未显示)对掺杂部分30进行掺杂而形成。掺杂部分32可为重掺杂区。于一实施例中，具有第一导电型例如N导电型的第三掺杂区34是通过图案化的掩模层(未显示)对掺杂部分30进行掺杂而形成。第四掺杂区36是通过图案化的掩模层(未显示)对第一掺杂区12进行掺杂而形成。第三掺杂区34与第四掺杂区36可为重掺杂区。请参照图1，介电结构16形成于第一掺杂区12上。介电结构16包括互相分开的第一介电部分18与第二介电部分20。第一介电部分18与第二介电部分20并不限于图I中所示的场氧化物，也可为浅沟道隔离结构或其它合适的绝缘物。栅极结构22形成于第一掺杂区12或第二掺杂区14邻近第一介电部分18的一部分上。栅极结构22可包括形成于第一掺杂区12或第二掺杂区14上的介电层24，与形成于介电层24上的电极层26。电极层26可包括金属、多晶娃或金属娃化物。请参照图1，第四掺杂区36与第二掺杂区14分别位于介电结构16的相对侧边46、48上。于一实施例中，第一掺杂层50形成于第一介电部分18与第二介电部分20之间的掺杂部分28上。第一掺杂层50具有第二导电型例如P导电型。第一掺杂区12可包括第二掺杂层52，具有第一导电型例如N导电型并位于第一掺杂层50下。第二掺杂层52可通过图案化的掩模层(未显示)对掺杂部分28进行掺杂而形成。第一掺杂层50可通过图案化的掩模层(未显不)对第二掺杂层52进行掺杂而形成。请参照图1，底层54可位于第一掺杂区12的下方。底层54可具有第二导电型例如P导电型。底层54可为衬底或外延层。于一实施例中，底层54为绝缘体上硅(Siliconon insulator, SOI)。第一掺杂区12的掺杂部分28可通过图案化的掩模层(未显示)对底层54进行掺杂而形成。掺杂部分28也可以外延的方式形成于底层54上。掺杂阱区56 邻近掺杂部分28并位于底层54上。掺杂阱区56包括掺杂部分58与掺杂部分60，具有第二导电型例如P导电型。掺杂部分58可通过图案化的掩模层(未显示)对底层54进行掺杂而形成。掺杂部分58也可以外延的方式形成于底层54上。掺杂部分60可通过图案化的掩模层(未显示)对掺杂部分58进行掺杂而形成。掺杂部分60可为重掺杂区。于一实施例中，半导体装置为金属氧化物半导体(MOS)例如横向双扩散(Lateraldouble Diffusion)金属氧化物半导体(LDMOS)。于此例中，第一掺杂区12包括第四掺杂区36，具有第一导电型例如N导电型。栅极结构22位于掺杂部分28与第三掺杂区34之间的掺杂部分30上。电极40例如漏极电极电性连接至第四掺杂区36。电极42例如源极电极电性连接至第三掺杂区34。电极44例如栅极电极电性连接至栅极结构22。电极38例如基极电极电性连接至掺杂部分32。电极38与电极42可互相电性连接。于另一实施例中，半导体装置为绝缘栅双极性晶体管(Insulated Gate BipolarTransistors, IGBT),详细地来说是横向绝缘栅双极性晶体管(lateralinsulated gatebipolar transistor, LIGBT)。于此例中，第四掺杂区36具有第二导电型例如P导电型。栅极结构22位于第一介电部分18与掺杂部分30之间的掺杂部分28上。电极40例如集极电极电性连接至第四掺杂区36。电极38例如射极电极电性连接至掺杂部分32。电极44例如栅极电极电性连接至栅极结构22。电极42例如基极电极电性连接至第三掺杂区34。电极38与电极42可互相电性连接。半导体装置可简单地控制第四掺杂区36的导电型为第一导电型例如N导电型来制造(800V)横向双扩散晶体管，或第二导电型例如P导电型来制造(700V)绝缘栅双极性晶体管。半导体装置可由CMOS工艺例如700V功率CMOS工艺制造，因此半导体装置的制造不需要增加额外的掩模(mask)或步骤，也有利于与其它的装置整合在同一本文档来自技高网...

【技术保护点】
一种半导体装置，包括：一第一掺杂区，具有一第一导电型；一第二掺杂区，具有相反于该第一导电型的一第二导电型并邻近该第一掺杂区；一介电结构，包括互相分开的一第一介电部分与一第二介电部分，其中该介电结构形成于该第一掺杂区上；以及一栅极结构，位于该第一掺杂区或该第二掺杂区邻近该第一介电部分的一部分上。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱建文，陈永初，吴锡垣，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：