本发明专利技术公开了一种非埋层的双深N型阱高压隔离N型LDMOS，P型硅衬底上具有第一深N阱，第一深N阱中具有P阱和多个隔离结构；第一深N阱上为栅极，栅极一端位于P阱上，另一端位于隔离结构上；第一深N阱中具有N型重掺杂区，N型重掺杂区为LDMOS器件的漏极，P阱中具有N型重掺杂区，N型重掺杂区为LDMOS器件的源极；P阱下方具有一个第二深N型阱，N型重掺杂区下方具有一个第三深N型阱，第二、第三深N型阱的深度和注入浓度大于第一深N阱的深度和注入浓度。本发明专利技术还公开一种N型LDMOS器件的制造方法。本发明专利技术使垂直方向上的PNP的穿通和横向漏端扩展区耐压与比导通电阻的优化分别控制，工艺简单灵活，容易实现，相比埋层+外延的工艺方法成本大幅下降。
【技术实现步骤摘要】
本专利技术涉及半导体集成电路领域，特别涉及一种非埋层的双深N型阱高压隔离N型LDM0S。本专利技术还涉及所述非埋层的双深N型阱高压隔离N型LDMOS的制作方法。
技术介绍
高压隔离N型LDMOS器件由于设计灵活,而且比导通电阻(Rdson)低，响应速度快等优点，大量地应用在电源管理芯片设计中。隔离N型LDMOS器件与普通N型LDMOS器件相比，在其P型阱(P body)区域下会进行深N型阱(De印N well, DNW)注入，如图I所示，以作为隔离用途。所以，隔离N型LDMOS的源极(SoUrce，N+)和P型阱引出端(Bulk)所允许连接的电位可在O电位(ground)和漏极(Drain)所加载的电位(一般为Vdd,线路最高电位)之间浮动。而普通N型LDMOS器件其源极(Source，N+)和P型阱引出端(Bulk)只 能允许接O电位(与P型衬底电位相一致)。因此，隔离N型LDMOS器件设计较为灵活，用途广泛。但是，这种深N型阱(Deep N well, DNW)隔离P型阱(P body)区域的结构给高压隔离N型LDMOS器件的研发带来很大的困难，如图I所示，区域I是垂直方向上的PNP (Pbody-DNW-P型衬底)结构，区域2是高压器件漏极扩展区(drain drift)用以满足器件耐压需求，在考虑高压器件漏极扩展区(drain drift)满足器件耐压需求的同时，还要保证垂直方向上的PNP (P body-DNW-P型衬底)的穿通问题。现有的工艺基本上是采用深推讲(thermal drive-in)的工艺方法,使深N型讲(Deep N well, DNW)在垂直方向上尽量深来确保PNP (P body-DNW-P型衬底)的穿通。但是，由于深N型阱(Deep N well, DNW)也涵盖用于满足器件耐压需求的高压器件漏极扩展区(drain drift)，所以，在确保垂直方向上的PNP(P body-DNW-P型衬底)的穿通问题的同时，过深的N型阱会导致器件漏极扩展区无法全耗尽(fully cbplete)，器件的耐压只能依靠延长该区域的横向尺寸来满足。而横向尺寸的增加直接会导致比导通电阻(Rdson)大幅增加，器件性能变差，并且器件的耐压要求越大，比导通电阻(Rdson)劣化越明显，这是目前高压隔离N型LDMOS器件的设计难点所在。针对这种情况，现有的专利技术大多采用N型埋层+外延的工艺方法来满足器件在垂直方向上的PNP(P body-DNW-P型衬底)的穿通要求，同时,采用Resurf (Reducedsurface field)的方法来进行器件漏极扩展区的设计以达到器件的耐压与比导通电阻(Rdson)的优化，从而提升器件性能。但是，这样的方法又导致成本大幅增加。
技术实现思路
本专利技术要解决的技术问题是提供一种非埋层的双深N型阱高压隔离N型LDM0S，可以同时解决垂直方向上的PNP穿通问题和横向漏极扩展区的耐压与比导通电阻的优化问题；为此，本专利技术还提供一种所述非埋层的双深N型阱高压隔离N型LDMOS的制造方法。为解决上述技术问题，本专利技术的非埋层的双深N型阱高压隔离N型LDM0S，在P型硅衬底上具有第一深N阱，第一深N阱中具有P阱和多个隔离结构；第一深N阱之上为栅极，栅极一端位于P阱之上，另一端位于隔离结构之上；第一深N阱中具有N型重掺杂区，N型重掺杂区作为LDMOS器件的漏极，P阱中具有N型重掺杂区，N型重掺杂区作为LDMOS器件的源极；P阱下方具有一个第二深N型阱，N型重掺杂区下方具有一个第三深N型阱，所述第二、第三深N型阱的深度和注入浓度大于第一深N阱的深度和注入浓度。进一步地，所述LDMOS的四周有隔离环 结构，所述隔离环结构由P型掺杂区和P阱组成，隔离环结构的底部与P型硅衬底相接触。进一步地，所述深N阱中具有保护环，所述保护环为N型掺杂区。进一步地，所述P阱中具有引出端，所述引出端为P型掺杂区。本专利技术还提供所述非埋层的双深N型阱高压隔离N型LDMOS的制造方法，包括如下步骤第I步，在P型硅衬底中通过离子注入形成第二、第三深N型阱，注入离子为磷，注入能量为1500KeV 2000KeV，注入剂量为6E12cnT2 lE13cnT2，并在1150°C 1200°C的温度范围内进行5小时 10小时的深推井工艺；第2步，在P型硅衬底中通过离子注入形成第一深N阱，注入离子为磷，注入能量为IOOOKeV 1500KeV，注入剂量为6E12cnT2 lE13cnT2，并在1100°C 1150°C温度范围内进行5小时 10小时的深推井工艺；第3步，在P型硅衬底中通过刻蚀形成多个隔离结构；第4步，在第一深N阱中形成P阱；同时，在P型硅衬底中形成P阱；第5步，在硅片表面形成栅极；第6步，在第一深N阱中形成N型重掺杂区，所述N型重掺杂区作为LDMOS器件的漏极，同时在第一深N阱中形成N型掺杂区，所述N型掺杂区作为LDMOS器件的保护环，同时，在P阱中形成N型重掺杂区，所述N型重掺杂区作为LDMOS器件的源极；第7步，在P阱中形成P型掺杂区，所述P型掺杂区作为P阱的引出端；同时在P阱中形成P型掺杂区。本专利技术的有益效果在于I、本专利技术在保持原有深N阱的工艺结构上，在器件的P阱区域及漏端区域下方分另Ij形成较浓的深N型讲，并伴随长时间深推井工艺，P阱区域下方的深N型阱用以确保隔离，并满足垂直方向上的PNP的穿通要求，漏端区域下方的深N型阱用以改善漏端扩展区的掺杂浓度分布，从而优化比导通电阻；2、本专利技术原有的深N阱采用较淡的注入条件，并且伴随短时间深推井工艺，形成浅的结深，利用P型硅衬底的作用从底部辅助使器件的漏端扩展区全耗尽，从而在小的横向尺寸下保证器件的耐压，同时也优化比导通电阻，使器件的性能得以提升；3、本专利技术使垂直方向上的PNP的穿通和横向漏端扩展区耐压与比导通电阻的优化分别控制，其工艺简单灵活，容易实现，并且相比埋层+外延的工艺方法，成本大幅下降。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明图I是现有的隔离N型LDMOS器件的结构剖面图；图2是本专利技术实施例的非埋层的双深N型阱高压隔离N型LDMOS器件的结构剖面图。具体实施例方式如图2所示，本专利技术实施例的非埋层的双深N型阱高压隔离N型LDMOS器件，包括在P型硅衬底10上具有第一深N阱11，第一深N阱11中具有P阱12和多个隔离结构13 ;第一深N阱11之上为栅极14，栅极14 一端位于P阱12之上，另一端位于隔离结构13之上；第一深N阱11中具有N型重掺杂区152，N型重掺杂区152作为LDMOS器件的漏极，P阱12中具有N型重掺杂区151，N型重掺杂区151作为LDMOS器件的源极屮阱12下方具有一个第二深N型阱191，N型重掺杂区152下方具有一个第二深N型阱191，所述第二深N型阱191、第二深N型阱191的深度和注入浓度大于第一深N阱11的深度和注入浓度。在上述结构中，所述LDMOS的四周有隔离环结构，所述隔离环结构由P型掺杂区 182和P阱17组成，隔离环结构的底部与P型硅衬底10相接触。所述深N阱11中具有保护环，所述保护环为N型掺杂区16。所述P阱12中具有引出端，所述引出端为P型掺杂区181。上述的非埋层的双深N型阱本文档来自技高网...
【技术保护点】
一种非埋层的双深N型阱高压隔离N型LDMOS，其特征在于，所述N型LDMOS器件为：在P型硅衬底(10)上具有第一深N阱(11)，第一深N阱(11)中具有P阱(12)和多个隔离结构(13)；第一深N阱(11)之上为栅极(14)，栅极(14)一端位于P阱(12)之上，另一端位于隔离结构(13)之上；第一深N阱(11)中具有N型重掺杂区(152)，N型重掺杂区(152)作为LDMOS器件的漏极，P阱(12)中具有N型重掺杂区(151)，N型重掺杂区(151)作为LDMOS器件的源极；P阱(12)下方具有一个第二深N型阱(191)，N型重掺杂区(152)下方具有一个第三深N型阱(192)，所述第二、第三深N型阱(191、192)的深度和注入浓度大于第一深N阱(11)的深度和注入浓度。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘剑，段文婷，孙尧，陈瑜，陈华伦，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：
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