高击穿电压的双栅极半导体器件制造技术

一种双栅极半导体器件提供如下高击穿电压，该击穿电压允许对功率应用有用的输出电压的大的偏移。该双栅极半导体器件可以视为包括MOS栅极和结栅极的双栅极器件，其中结栅极的偏置可以是MOS栅极的栅极电压的函数。双栅极半导体器件的击穿电压是MOS栅极和结栅极的击穿电压之和。由于单独的结栅极具有本征高击穿电压，所以双栅极半导体器件的击穿电压大于单独的MOS栅极的击穿电压。双栅极半导体器件与常规晶体管器件相比除了在更高功率水平的可操作性之外还提供改进的RF能力。

【技术实现步骤摘要】

本专利技术总地涉及半导体器件。更具体而言，本专利技术涉及一种为功率应用而配置的半导体器件。
技术介绍
为射频(RF)功率应用而设计的互补金属氧化物半导体(CMOS)器件传统上要求在提高的RF性能比对更高的击穿电压之间的折衷。例如可以通过减小栅极几何尺寸(例如通过使用短沟道长度)来提高CMOS器件的RF性能。然而更小的栅极几何尺寸降低CMOS器件的击穿电压。由于降低的击穿电压在放大器配置中限制可在CMOS器件的输出处获得的电压摆动，所以这样的CMOS器件在功率应用中不太有用。在针对击穿电压问题的一种方案中，可以设计CMOS器件以求电流驱动更大而电压摆幅更小。然而更大电流驱动可能要求CMOS器件中的晶体管的宽度制作得大，因此给驱动电路带来所不希望的电容性负载。针对击穿电压问题的另一方案使用横向扩散金属氧化物半导体(LDMOS)晶体管。LDMOS晶体管在有源区域与漏极之间具有漂移区域。漂移区域为轻度掺杂并且经受最大电压摆幅。由于漂移区域中的掺杂浓度受击穿电压要求限制，所以LDMOS器件折衷更高击穿电压与从漏极流向源极端子的漏极电流的更高总电阻(称为导通状态电阻)。针对击穿电压问题的另一方本文档来自技高网...

【技术保护点】
一种器件，包括：衬底；形成在所述衬底内的源区域；第一栅极，包括介电层，设置在所述衬底上并且在所述衬底内形成的、毗邻所述源区域的沟道区域上方，以及导电栅极层，设置在所述介电层上；阱区域，形成在所述衬底内并且包括：漏区域，形成在所述阱区域内，以及第二栅极，形成在所述阱区域内、所述漏区域和所述第一栅极之间；以及导电路径，在所述沟道区域和所述阱区域之间，所述导电路径包括所述阱内的第一掺杂区域、所述阱外并且毗邻所述沟道的第二掺杂区域、以及设置在所述衬底上且与所述第一掺杂区域和所述第二掺杂区域接触的导电层。

【技术特征摘要】

【专利技术属性】
技术研发人员：D·A·马斯利阿，A·G·布拉卡尔，F·C·休恩，P·J·巴劳尔，
申请(专利权)人：ACCO半导体公司，
类型：发明
国别省市：