半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法。所述半导体器件包括：衬底，所述衬底具有第一区和布置在第一区两侧的第二区；第一组导线，所述第一组导线在衬底上从第一区延伸至第二区；第二组导线，所述第二组导线在衬底上与第一组导线交替，并且从第一区延伸至第二区；层间绝缘层，所述层间绝缘层形成在衬底之上；绝缘层，所述绝缘层形成在第二区中的层间绝缘层和第一组导线的第一开放区中；以及接触插塞，所述接触插塞与形成在第二区中的层间绝缘层的第二开放区中的第二组导线接触。

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用本申请要求2011年9月5日提交的申请号为10-2011-0089543的韩国专利申请的优先权，本申请通过引用包括该申请的全部内容。
本专利技术的示例性实施例涉及一种制造半导体器件的技术，更具体而言，涉及一种具有无焊盘结构的半导体器件及其制造方法。
技术介绍
可以使用间隔件图案化技术(SPT)来形成半导体存储器件的字线。通常，半导体器件具有单元区和外围电路区。字线具有单元区自外围电路区延伸的结构，且外围电路区包括形成有将导线(例如金属线)与字线电连接的焊盘的区域。形成有焊盘的区域的一个实例是译码器区。在这种配置中，因为译码器区由于结构形状的原因总是具有不充足的图案化余量，所以可能产生桥接故障。此外，随着设计规则的减小，当采用双间隔件图案化技术(双SPT)代替单间隔件图案化技术(单SPT)时，图案化余量会更大程度地降低。下面将参照附图详细地描述根据现有技术的半导体器件的特征。图1A至图1D是示出根据现有技术的制造半导体器件的方法的平面图，图2A至图2D是沿着图1A至图1D中的线I-I’截取的截面图。此外，图3A至图3C是示出根据现有技术的半导体器件的特征的图像。如图1A和图2A所示，在具有第一区和第二区的衬底11上形成导电层12。在这一实例中，第一区为单元区，第二区为包括译码器区的外围电路区，在所述外围区中形成有焊盘。然后，在导电层12上形成牺牲图案13，在牺牲图案13的侧壁上形成第一掩模图案14。随后，去除牺牲图案13。如图1B和图2B所示，通过使用PAD掩模在第一掩模图案14周围的导电层12上形成第二掩模图案15。如图1C和图2C所示，使用第一掩模图案14和第二掩模图案15作为刻蚀掩模来刻蚀导电层12，以在第二区中形成焊盘12B，同时在第一区和第二区中形成导线12A。在刻蚀导电层12之后，去除第一掩模图案14和第二掩模图案15。如图1D和图2D所示，使用切断掩模(cutmask)刻蚀焊盘12B之间的导线12A以将相邻的导线12A分离。但是，在现有技术中，形成在第二区中的第一掩模图案14被形成为具有从第一掩模图案14的延伸方向呈90°的弯曲，以提供形成焊盘12B的空间。由于弯曲结构特性的原因，图案在90°的弯曲处断裂，因为光刻工艺的余量不充足(参见图3A)。还是由于弯曲结构特性的原因，可能难以保证临界尺寸均匀性(CDU)(参见图3B)，并且如图3A至图3C所示，在相邻图案之间产生桥接(参见图3C)。另外，根据现有技术的半导体器件，焊盘12B被均匀地布置在导线12A的端部。在这种情况下，由于半导体器件需要与各个焊盘12B之间的间隔相对应的较大空间，因此，即使提高布置在第一区中的导线12A的集成度(更具体地，即使减小第一区的面积)，但也由于焊盘12B的原因而难以减小第二区的面积。更具体而言，半导体器件的芯片尺寸可能由于焊盘12B的原因而难以减小。为了减小第二区的面积，将切断掩模和焊盘掩模的布置方式复杂化，这是降低了导线12A形成工艺的余量和增加了后续工艺(例如，接触插塞形成工艺、金属线形成工艺)的难度从而降低半导体器件产量的因素。
技术实现思路
本专利技术的实施例针对具有无焊盘结构的半导体器件及其制造方法。根据本专利技术的一个实施例，一种制造半导体器件的方法包括以下步骤：在具有第一区和多个第二区的衬底之上形成从第一区延伸至多个第二区的第一组导线；在衬底之上形成层间绝缘层；在衬底之上形成第二组导线，所述第二组导线与第一组导线交替，并且从第一区延伸至所述多个第二区；通过在所述多个第二区中选择性地刻蚀层间绝缘层来形成部分地暴露出第一组导线和第二组导线的开放区；通过去除由开放区暴露出的第一组导线中的每个导线的一部分来形成扩大的开放区；形成掩埋在扩大的开放区中的绝缘层；以及通过间隙填充开放区来形成接触插塞。根据本专利技术的又一实施例，一种制造半导体器件的方法包括以下步骤：在具有第一区和布置在第一区两侧的一对第二区的衬底上形成从第一区延伸至第二区的第一组导线；在位于第一区两侧的衬底之上形成第二组导线，所述第二组导线与第一组导线交替，并且从第一区延伸至第二区；在衬底之上形成层间绝缘层；通过选择性地刻蚀第二区的层间绝缘层来形成部分地暴露出第一组导线和第二组导线的开放区；在层间绝缘层上形成暴露出形成在第一组导线中的开放区的掩模图案；通过刻蚀由掩模图案暴露出的开放区中的第一组导线来形成扩大的开放区；形成掩埋扩大的开放区的绝缘层；去除掩模图案；在衬底之上的开放区中形成用于插塞的导电层；以及通过执行平坦化工艺直到暴露出层间绝缘层暴露出来为止而在开放区中形成接触插塞。根据本专利技术的又一实施例，一种半导体器件包括：衬底，所述衬底具有第一区和布置在第一区两侧的第二区；第一组导线，所述第一组导线在衬底上从第一区延伸至第二区；第二组导线，所述第二组导线在衬底上与第一组导线交替，并且从第一区延伸至第二区；层间绝缘层，所述层间绝缘层形成在衬底之上；绝缘层，所述绝缘层形成在第二区中的层间绝缘层和第一组导线的第一开放区中；以及接触插塞，所述接触插塞与形成在第二区中的层间绝缘层的第二开放区中的第二组导线接触。附图说明图1A至图1D是说明根据现有技术的半导体器件的制造方法的平面图。图2A至图2D是沿着图1A至图1D中的线I-I’截取的截面图。图3A至图3C是说明根据现有技术的半导体器件的特征的图像。图4A至图4G是说明根据本专利技术的一个实施例的制造半导体器件的方法的平面图。图5A至图5G是沿着图4A至图4G中的线I-I’截取的截面图。具体实施方式下面将参照附图更详细地描述本专利技术的示例性实施例。但是，本专利技术可以用不同的方式实施，并不应当解释为限于本文所列的实施例。另外，提供这些实施例是为了是本说明书充分和完整，并向本领域技术人员充分传达本专利技术的范围。在本说明书中，相同的附图标记在本专利技术的不同附图和实施例中表示相同的部分。附图并非按照比例绘制，并且在某些情况下，为了清楚地示出实施例的特征，可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。下面将参照附图描述本专利技术的示例性实施例，以使本领域的普通技术人员能够容易地实施本专利技术的技术思想。将要描述的本专利技术的示例性实施例提供具有无焊盘结构的半导体器件及其制造方法。图4A至图4G是说明根据本专利技术的一个实施例的半导体器件的制造方法的平面图。图5A至图5G是沿着图4A至图4G中的线I-I’截取的截面图。如图4A和图5A中所示，在具有第一区和第二区的衬底31上形成导电层32。在本实施例的配置中，第一区可以是单元区，第二区可以是外围电路区。具体地，第二区可以是译码器区并且可以被设置在第一区的两侧。然后，在导电层32上形成牺牲图案33。牺牲图案33可以形成为线图案，所述线图案从第一区延伸至第二区，并且被形成为在第一区和第二区中具有相同的尺寸。如图4B和图5B中所示，在牺牲图案33的一个或更多个侧壁上形成第一掩模图案34。第一掩模图案34可以具有间隔件形式，并且可以由与牺牲图案33具有相同刻蚀选择性的材料形成。形成在牺牲图案33的一个或更多个侧壁上的第一掩模图案34是环形的线图案，并且本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括以下步骤：在具有第一区和多个第二区的衬底之上形成第一组导线，所述第一组导线从所述第一区延伸至所述多个第二区；在所述衬底之上形成第二组导线，所述第二组导线与所述第一组导线交替，并且从所述第一区延伸至所述多个第二区；在所述衬底之上形成层间绝缘层；通过在所述多个第二区中选择性地刻蚀所述层间绝缘层来形成部分地暴露出所述第一组导线和所述第二组导线的开放区；通过去除由所述开放区暴露出的所述第一组导线中的每个导线的一部分来形成扩大的开放区；在所述扩大的开放区中形成绝缘层；以及通过间隙填充所述开放区来形成接触插塞。

【技术特征摘要】
2011.09.05 KR 10-2011-00895431.一种制造半导体器件的方法，包括以下步骤：在具有第一区和多个第二区的衬底之上形成第一组导线，所述第一组导线从所述第一区延伸至所述多个第二区；在所述衬底之上形成第二组导线，所述第二组导线与所述第一组导线交替，并且从所述第一区延伸至所述多个第二区；在所述衬底之上形成层间绝缘层；通过在所述多个第二区中选择性地刻蚀所述层间绝缘层来形成部分地暴露出所述第一组导线和所述第二组导线的开放区；通过去除由所述开放区暴露出的所述第一组导线中的每个导线的一部分来形成扩大的开放区；在所述扩大的开放区中形成绝缘层；以及通过间隙填充所述开放区来形成接触插塞。2.如权利要求1所述的方法，其中，形成所述第一组导线和所述第二组导线的步骤包括以下步骤：在所述衬底上形成导电层；在所述导电层上形成从所述第一区延伸至所述多个第二区的线形的牺牲图案；在所述牺牲图案的侧壁上形成掩模图案；去除所述牺牲图案；以及使用所述掩模图案作为刻蚀掩模来刻蚀所述导电层。3.如权利要求1所述的方法，其中，在形成所述扩大的开放区之前，所述第一组导线中的每个导线与所述第二组导线中的一个对应导线在所述每个导线和所述一个对应导线的两端相连接，并且在形成所述扩大的开放区之后，所述第一组导线与所述第二组导线电分离。4.如权利要求1所述的方法，其中，形成所述开放区的步骤形成锯齿形式的开放区。5.如权利要求1所述的方法，其中，在形成所述开放区的步骤中，第一组开放区沿着垂直于所述第一组导线和所述第二组导线的延伸方向的第一线排列，第二组开放区沿着垂直于所述第一组导线和所述第二组导线的延伸方向的第二线排列。6.如权利要求1所述的方法，其中，所述多个第二区被布置在所述第一区的两侧。7.如权利要求6所述的方法，其中，在形成所述开放区的步骤中，形成在基于所述第一区的一侧的第二区中的开放区和形成在另一侧的第二区中的开放区以彼此非对称的方式形成。8.如权利要求1所述的方法，其中，所述第一区包括单元区，所述第二区包括外围电路区。9.一种制造半导体器件的方法，包括以下步骤：在衬底上形成从第一区延伸至一对第二区的第一组导线，所述衬底具有所述第一区和布置在所述第一区两侧的所述第二区；形成第二组导线，所述第二组导线与所述第一组导线交替，并且从所述第一区延伸至在所述衬底上位于所述第一区两侧的所述第二区；在所述衬底之上形成层间绝缘层；通过选择性地刻蚀所述第二区的层间绝缘层来形成部分地暴露出所述第一组导线和所述第二组导线的开放区；在所述层间绝缘层上形成暴露出形成在所述第一组导线中的开放区的掩模图案；通过刻蚀由所述掩模图案暴露出的在开放区中的第一组导线来形成扩大的开放区；形成掩埋所述扩大的开放区的绝缘层；去除所述掩模图案；在所述衬底之上的开放区中形...

【专利技术属性】
技术研发人员：金美慧，南炳燮，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：