后栅工艺中电极和连线的制造方法技术

本发明专利技术提供了一种后栅工艺中栅电极与接触连线同时制备的方法，包括以下步骤：在衬底上的层间介质层中形成栅极沟槽；在栅极沟槽中以及层间介质层上形成填充层；刻蚀填充层以及层间介质层直至露出衬底，形成源漏接触孔；去除填充层，露出栅极沟槽以及源漏接触孔；在源漏接触孔中形成金属硅化物；在栅极沟槽中沉积栅极介质层和金属栅；在栅极沟槽以及源漏接触孔中填充金属；平坦化填充的金属。依照本发明专利技术的制备方法，栅电极连线将采用和接触孔相同的金属材料，使得两者可用一步CMP工艺完成。这样设计的优点，一方面简化了工艺集成的复杂程度，一方面大大增强了CMP工艺对缺陷的控制，避免由于不同金属材料间可能产生的腐蚀及凹陷等缺陷。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件的制造方法，更具体地讲，涉及一种后栅工艺中栅电极和接触连线的制造方法。
技术介绍
随高K/金属栅工程在45纳米技术节点上的成功应用，使其成为亚30纳米以下技术节点不可缺少的关键模块化工程。目前只有坚持高K/后金属栅(gate last)路线的英特尔公司在45纳米和32纳米量产上取得了成功。近年来紧随IBM产业联盟的三星，台积电，英飞凌等业界巨头也将之前开发的重点由高K/先金属栅(gate first)转向后栅(gatelast)工程。目前后栅工程，已经有2代子技术。其中，工艺的区别之一在于接触孔及钨塞的制 备。两代技术示意图见图I :如图IA所示，第一代技术中，接触孔及钨塞的制备与65nm技术相似，即形成铝金属栅I之后先用氧化硅2将器件四周及顶部完全隔离，然后经化学机械平坦化，最后进行接触孔的开孔及制备钨塞3 ;第二代技术中，接触孔及钨塞3是在金属铝的栅电极I化学机械平坦化之后，直接在器件之间氧化硅2隔离层上进行接触孔的开孔及钨塞制备。可见，相对于第一代技术常规的W-CMP，此步只需要通过CMP除去多余的W ;在第二代技术中要求转变为W-Al CMP，此步CMP过程中除研磨掉多余的W外，在W-CMP快结束时，将不可避免地对栅电极的Al会产生再次研磨。对于第二代技术后栅技术，接触孔的开孔及制备钨塞是在金属栅电极CMP(化学机械平坦化)之后，在源漏区上方刻蚀贯通的接触通孔，而后通过CVD工艺将金属钨(W)填入通孔内，再通过CMP工艺，移除多余的W，形成钨塞。该CMP工艺对CMP技术提出了诸多挑战，尤其是在该CMP工艺中，会面对两种不同的金属材料W和Al，由于两者的化学腐蚀电位不同，材料硬度不同，材料弹性不同，因此如何有效控制不同金属间的金属腐蚀以及材料凹陷(dishing)等缺陷，对于该CMP工艺提出了极大挑战；此外，从工艺集成角度来看，钨塞和金属栅材料的不同也会大大增加工艺整合的复杂性，为得到相应结构，至少需要2道金属CMP。总之，现有的后栅工艺中栅电极和源漏接触连线分开制造，工艺复杂度提高、CMP均匀性及工艺缺陷不易控制，容易造成器件缺陷。
技术实现思路
因此，本专利技术的目的在于提出一种后栅工艺中栅电极与接触连线同时制备的方法，一方面简化了工艺集成的复杂程度，另一方面大大增强了 CMP工艺对缺陷的控制，避免由于不同金属材料间可能产生的腐蚀及凹陷等缺陷。本专利技术提供了一种后栅工艺中栅电极和接触连线的制造方法，包括以下步骤在衬底上的层间介质层中形成栅极沟槽；在栅极沟槽中以及层间介质层上形成填充层；刻蚀填充层以及层间介质层直至露出衬底，形成源漏接触孔；去除填充层，露出栅极沟槽以及源漏接触孔；在源漏接触孔中形成金属硅化物；在栅极沟槽中沉积栅极介质层和金属栅；在栅极沟槽以及源漏接触孔中填充金属；平坦化填充的金属。其中，形成栅极沟槽的步骤包括在衬底上形成假栅、在假栅周围形成侧墙、在假栅和侧墙上形成层间介质层，以及层间介质层CMP平坦化露出假栅并去除假栅。其中形成填充层之后还包括在填充层上形成硬掩模层。其中，硬掩模层为低温氧化物。其中，填充层厚度大于栅极沟槽深度。其中，多次旋涂形成填充层以避免孔洞。其中，填充层材料具有流动性，并具有与层间介质层相近的刻蚀速率。 其中，填充层为抗反射涂层。其中，填充金属的步骤包括依次填充粘接层、阻挡层以及金属层。其中，粘接层包括Ti、Ta或TiN、TaN,阻挡层包括TiN、TaN或Ti、Ta，金属层包括W、Al、Cu、Ti、Ta及其组八口 ο其中，形成金属硅化物的步骤包括形成光刻胶图形以仅露出源漏接触孔，在源漏接触孔中沉积金属前驱物，退火使得金属前驱物与衬底中的硅反应形成金属硅化物，去除光刻胶图形。其中，金属前驱物包括Ni、Pt、Co及其合金。其中，在400°C下退火30秒。其中，栅极介质层包括氧化硅、氮氧化硅或高k材料，金属栅包括Ti、Ta、TiN、TaN。依照本专利技术的后栅工艺中栅电极连线与接触连线同时制备的方法，栅电极连线将采用和接触孔相同的金属材料，比如填充金属均为钨，这样金属栅电极连线和钨塞连线可用一步CMP工艺完成。这样设计的优点，一方面简化了工艺集成的复杂程度，一方面大大增强了 CMP工艺对缺陷的控制，避免由于不同金属材料间可能产生的腐蚀及凹陷等缺陷。本专利技术所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本专利技术的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。附图说明以下参照附图来详细说明本专利技术的技术方案，其中图IA以及图IB显示了现有技术的两代后栅工艺剖面示意图；图2至图12依次显示了依照本专利技术的制造方法各步骤的剖面示意图。具体实施例方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了后栅工艺中栅电极与接触连线同时制备的方法。需要指出的是，类似的附图标记表示类似的结构。首先，参照图2，采用已知的后栅工艺，形成包含了栅极沟槽的基础结构。在包含了隔离物11的衬底10中进行阱区离子注入分别形成NMOS的阱区12和PMOS的阱区13，然后在阱区上依次沉积垫层和假栅材料层(未示出)并刻蚀形成假栅堆叠结构，随后在假栅堆叠结构上沉积并刻蚀形成侧墙14，以侧墙为掩模进行源漏离子注入形成源漏区15 (根据n、pMOS不同注入离子种类也不同)，在整个器件上沉积层间介质绝缘层(inter layerdielectric, ILD) 16并平坦化直至露出假栅，随后刻蚀去除假栅形成栅极沟槽。其中，衬底10依照器件电学性能需要而可采用各种衬底材料，例如包括单晶硅、绝缘体上硅(SOI)、单晶锗、绝缘体上锗(GeOI)，或者SiGe、SiC、InSb、GaAs、GaN等其他化合物半导体材料。隔离物11例如是场氧隔离或浅沟槽隔离(STI)，材料例如为氧化物或氮氧化物。垫层例如是氧化硅、氮氧化硅或其他高k材料，可以在后续工艺中去除也可以保留作为栅极介质层。假栅材料层采用与侧墙14、ILD16刻蚀选择性不同的材料，例如为多晶硅、非晶硅或微晶硅。侦U墙14例如为氮化硅，ILD16例如为氧化硅或氮氧化硅。可以采用NH4OH或TMAH湿法腐蚀去除假栅材料层，此时垫层可以一并去除也可以不去除，当垫层去除时其仅作为衬底保护层和蚀刻终止层，当垫层为高k材料等时其还作为后续的栅极介质层。形成的栅极沟槽17深度例如为500 2000A并优选1000A。其次，参照图3，在栅极沟槽17中以及ILD16上形成填充层18，以完全填充沟槽17并在上表面留有一定的厚度，也即填充层18厚度大于沟槽17深度。填充层18要求具有良好的流动性以完全填充沟槽17并且具有与ILD16材质相近的干法刻蚀速率，例如为常用的底部抗反射涂层(BARC)、(顶部)抗反射涂层(ARC)等等有机物，材质包括但不限于聚酰胺树脂、酚醛树脂、丙烯酸树脂等。填充层18填充的工艺要求为无孔洞(void)，为保证填充质量，可优选选取的工艺为多次旋涂填充，例如填充两次每次1000人使得总厚度为2000人。·旋涂填充层18之后接着烘干固化。其中，所谓的填充层18与ILD16刻蚀速率“相近”指代的是两者刻蚀速率相等或基本相等(两者差别小于等于5% )。接着，参照图4，在填充层本文档来自技高网...

【技术保护点】
一种后栅工艺中栅电极和接触连线的制造方法，包括以下步骤：在衬底上的层间介质层中形成栅极沟槽；在栅极沟槽中以及层间介质层上形成填充层；刻蚀填充层以及层间介质层直至露出衬底，形成源漏接触孔；去除填充层，露出栅极沟槽以及源漏接触孔；在源漏接触孔中形成金属硅化物；在栅极沟槽中沉积栅极介质层和金属栅；在栅极沟槽以及源漏接触孔中填充金属；平坦化填充的金属。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨涛，赵超，李俊峰，闫江，贺晓彬，卢一泓，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：