本实用新型专利技术公开了一种基于高K材料的LDMOS器件，其包括衬底，所述衬底上设置有源极和漏极，所述漏极连接有N型漂移区，所述源极和N型漂移区之间通过沟道连接在一起，所述沟道上设置有栅极，所述栅极和所述沟道之间设置有绝缘层，其特征在于：所述绝缘层包括一个由高K材料组成的高K层，所述绝缘层依次包括以下三层：SiO2层、高K层和SiO2层。本实用新型专利技术在不会增加栅的漏电流的前提下，采用具有更高介电常数的高K材料来降低绝缘层厚度。（*该技术在2022年保护过期，可自由使用*）
【技术实现步骤摘要】
本技术属于电子技 术领域，具体涉及一种击穿电压可以调整RF-LDMOS器件。
技术介绍
LDMOS(横向扩散金属氧化物半导体)器件与晶体管相比，在关键的器件特性方面，如增益、线性度、开关性能、散热性能以及减少级数等方面优势很明显，能够实现高的增益和高的击穿电压，因此其被广泛的用于DC-DC转换的开关管和射频功率放大器上面。LDMOS的结构设计中，如果减少LDMOS的栅长，可以提高LDMOS的截止频率，从而能够让LDMOS工作在更高的频率。同样，较小的栅长能够减小LDMOS的尺寸，提高比导通电阻。但是，减小栅长需要克服由此带来的LDMOS的短沟效应；此外，减小栅长，栅氧的厚度也需要随之减小，这带来了很大的漏电流，这些因素限制了 LDMOS器件栅长的缩小。如何克服减小栅长带来的不利因素影响，尽可能减小栅长是本技术要解决的问题。
技术实现思路
本技术提供了一种解决上述问题的方案，提供一种可以有效减小减小栅长同时又不会增加漏电流的RF-LDMOS器件。本技术的技术方案是提供一种基于高K材料的LDMOS器件，其包括衬底，所述衬底上设置有源极和漏极，所述源极和漏极之间通过沟道连接在一起，所述沟道上设置有栅极，所述栅极和所述沟道之间设置有绝缘层其特征在于所述绝缘层包括一个由高K材料组成的高K层。高K材料，即高介电常数材料，是介电常数大于SiO2 (K = 3. 9)的介电材料的泛称，所述绝缘层依次包括以下三层=SiO2层、高K层和SiO2层，当然所述绝缘层也可以仅由两层构成第一层是Si02，第二层是高K材料组成的高K层。优选的，构成所述高K层的材料为Si3N4、HfO2或Zr02。优选的，所述衬底为SOI衬底。优选的，所述栅极是由金属栅或多晶硅构成的。优选的，其还包括连接所述源极和所述衬底的连接层，所述连接层由P型重掺杂或金属构成。优选的，所述绝缘层靠近所述漏极一侧的厚度大于其靠近所述源极一侧的厚度。优选的，其采用厚度大于所述漂移区的N阱层取代所述漂移区，所述N阱层中靠近所述源极的一侧设置有 STI (sallow trench isolation)。优选的，其采用厚度大于所述漂移区的N阱层取代所述漂移区，所述N阱层上方设置有一层由LOCOS工艺形成的第二 Si02层，所述第二 Si02层一端设置在所述绝缘层与所述N阱层之间。LOCOS工艺即硅的选择氧化工艺，是目前常见的一种工艺方法。优选的，所述漂移区上设置有场板，所述场板与所述漂移区之间设置有第二绝缘层。优选的，所述第二绝缘层依次包括以下三层3102层、高K层和SiO2层。本技术的一种基于高K材料的LDMOS器件和传统结构相比，不需要增加额外的光刻板，不会显著增加成本。此外本技术仍然是采用传统的SiO2和Si的接触，跟直接采用高K材料和Si接触的结构相比，界面缺陷态密度仍然很低，降低了界面散射，提高了载流子的迁移率，提高了饱和电流。此外，采用高K材料的绝缘层结构，能够在相同的绝缘层厚度的情况下，提高Cox,能够带来高的饱和电流，提高栅的控制能力，这样可以减小DIBL等短沟效应；也能够在相同Cra的情况下，增加绝缘层的厚度，减小漏电流。传统的LDMOS器件，希望具有更高的截止频率，需要减小栅长，但是为了保证栅的控制能力，Cra需要保证不变，这是以减小绝缘层厚度，增加栅的漏电流为代价的，但是采用本结构，可以通过寻找具有更高介电常数的材料来维持相同的绝缘层厚度，而不会增加栅的漏电流。附图说明图I是本技术第一最佳实施例的一种基于高K材料的LDMOS器件的第一种结构的剖面结构示意图；图2是本技术第二最佳实施例的一种基于高K材料的LDMOS器件的剖面结构示意图；图3是本技术第三最佳实施例的一种基于高K材料的LDMOS器件的剖面结构示意图；图4是本技术第四最佳实施例的一种基于高K材料的LDMOS器件的剖面结构示意图；图5是本技术第五最佳实施例的一种基于高K材料的LDMOS器件的剖面结构示意图；图6是本技术第五最佳实施例的一种基于高K材料的LDMOS器件的剖面结构示意图；图7是图I至图6中A处的结构示意图。具体实施方式下面对本技术的具体实施方式作进一步详细的描述。如图I所示，以N型LDMOS为例，本技术第一最佳实施例的一种基于高K材料的LDMOS器件包括是高掺杂的衬底1，衬底I的电阻率通常为O. 005-0. 05 Ω · cmO. 005 I O. 05 Ω I cm，高掺杂的衬底I上有一层外延层2，它的电阻率通常为10-100 Ω · cm。源极6和漏极10是重掺杂的N型组成的，其掺杂浓度通常在^以上，金属线5和金属线 ■chi'311分别是用来连接源和漏的金属连线。N型掺杂的漂移区9是用来提高LDMOS器件的击穿电压。P型重掺杂4是用来给P-型沟道提供一个固定的电位，防止寄生的Bipolar导通。P-Body7是用来形成LDMOS的沟道的，调节它的掺杂浓度可以改变LDMOS的阈值电压，此外也可以防止沟道的Punch-Through。衬底3是通常是由P型重掺杂或者是由金属如钨塞组成，它是用来连接源和高掺杂的衬底，这样源的接触就可以不通过金属线5接出，而是通过高掺杂衬底背面贴着的金属引出，这样减小了源端的寄生电感，提高了器件的射频特性。如果没有衬底3，源端通过金属线5引出。对于本结构，栅8可以是跟传统一样由多晶硅组成，也可以是由金属组成。对于金属，可以通过选择不同功函数的金属，来调节器件的阈值电压。如图7所示，绝缘层A由三层组成SiO2层12、高K材料层134丨02层14。其中SiO2层12、14是SiO2组成的薄层；高K材料层13是高K材料层，其组成材料可以是Si3N4,也可以是HfO2,也可以是ZrO2等介电常数大于3. 9的材料。绝缘层A的结构也可以不采用传统的三层结构，而是两层，即由SiO2层和高K层组成。采用如图7所示的绝缘层结构，可以在相同绝缘层厚度的情况下，提高CM，这样能够增强栅对沟道的控制能力，抑制短沟道效应。此外也可以在保证相同Cm的情况下提高绝缘层的厚度，减小栅的漏电流。这样可以保证LDMOS的沟道尺寸可以继续减小。图2至图6都是LDMOS器件的变形结构。图2中，栅8和衬底3的绝缘层的厚度不再是一样的，而是靠近Source端的绝缘层厚度低，靠近漏端的绝缘层厚度高。绝缘层同样是由三种材料组成，SiO2，高K材料和SiO2组成。采用这种结构能够减小栅和漏之间的寄生电容Cgd，提高器件输入和输出之间的隔离度，提高器件的稳定性。同时栅8和N型漂移区9，具有一段较大的Overlap，跟前面的器件结构相比。此时栅8还充当了场板的作用，用来提高器件的击穿电压。图3中，图2的N型漂移区9被N阱层15 (Nwell)所取代，Nwell跟NLDD相比具有较深的厚度。浅沟道隔离16的作用是减少了栅和漏之间的寄生电容Cgd，同样能够提高器件的稳定性，同时本来沿着N阱层15表面流的电流因为STI，向N阱层15体内流。这样相当于增加了漂移区的长度，因此可以承受更高的击穿电压。图4中，采用SOI衬底，SiO2层17，厚度一般小于Ιμπι，在400nm-600nm之间。采用SOI衬底，能够减小器件源和漏的寄生电容本文档来自技高网...
【技术保护点】
一种基于高K材料的LDMOS器件，其包括衬底，所述衬底上设置有源极和漏极，所述漏极连接有漂移区所述源极和漂移区之间通过沟道连接在一起，所述沟道上设置有栅极，所述栅极和所述沟道之间设置有绝缘层，其特征在于：所述绝缘层包括一个由高K材料组成的高K层。
【技术特征摘要】
【专利技术属性】
技术研发人员：曾大杰，余庭，赵一兵，张耀辉，
申请(专利权)人：昆山华太电子技术有限公司，
类型：实用新型
国别省市：
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