制造碳化硅半导体器件的方法技术

通过掩膜层（31）中的开口（OP）将第一导电类型的杂质注入到碳化硅衬底（90）上。分别形成由第一和第二材料制成的第一和第二膜（32，33）。在各向异性蚀刻过程中感测对第一材料执行的蚀刻，且随后停止各向异性蚀刻。通过由第一和第二膜（32，33）而变窄的开口（OP）将第二导电类型的杂质注入到碳化硅衬底（90）上。因此，可以以精确地自对准方式形成杂质区。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种。
技术介绍
在制造半导体器件时，执行在半导体衬底中选择性形成杂质区的步骤。例如，在制造η沟道型MOSFET (金属氧化物半导体场效应晶体管)时，为了获得ηρη结构，通常执行在η型半导体衬底中部分形成P型杂质区并且进一步在该P型杂质区中部分形成η型杂质区的步骤。即，形成在扩展方面彼此不同的杂质区。应以自对准方式形成两种杂质区，以便抑制MOSFET的特性变化，特别是沟道长度的变化。在采用硅衬底用作半导体衬底的情况下，已经广泛使用通过调整借助热处理的杂质扩散进行程度来调整杂质区的扩展的双扩散技术。·但是，在采用碳化硅衬底用作半导体衬底的情况下，杂质的扩散系数小并且已经注入离子的区域实质上因为其经过热处理而变成杂质区。因此，难于采用双扩散技术。因此，为了获取以自对准方式形成的杂质区，应调整用于离子注入的掩膜的开口尺寸。例如，根据日本专利特开No. 2000-22137CPTL I )，采用多晶硅膜或通过氧化该多晶硅膜而形成的氧化物膜用作掩膜，并且通过利用由于氧化或氧化物膜的移除而造成的掩膜边缘的移动来形成不同杂质区。引证文献列表专利文献PTL I :日本专利特开 No. 2000-22137
技术实现思路
技术问题根据上述文献中描述的技术，使开口的侧壁经受热氧化，以便使掩膜中的开口变窄，并且移除氧化物膜，以便使由此窄的开口变宽。但是，用于调整掩膜中的开口的热氧化步骤通常是不期望的或困难的。具体地，热氧化步骤中所需的约从900至1200° C的高温会产生问题。例如，在碳化硅衬底上形成金属底层的情况下，在高温下可能在金属底层膜和碳化硅衬底之间发生合金。此外，热氧化步骤中的氧化速度不是太快，并且例如，蒸汽氧化速度约为15nm/分钟。因此，半导体器件制造效率可能低。另外，作为使掩膜中的开口变窄的方法，以下方法是可用的。首先，在设置有具有开口的掩膜的碳化硅衬底上形成膜。因为膜形成在开口的侧壁上，因此使得开口变窄。随后，各向异性蚀刻使在侧壁上的膜的一部分保留在掩膜中的开口中，同时移除剩余部分。可以由此获得通过该膜而变窄的开口。但是对于该方法来说，应在适当的时间停止各向异性蚀刻。如果蚀刻停止得太早，则残留要被移除的膜的一部分，并且该残留部分可能影响离子注入。如果蚀刻停止得太晚，则膜不能充分地保留在侧壁上，并且不能充分地使开口变窄。因此，简单地通过执行该方法难以精确地形成杂质区。鉴于上述问题提出本专利技术，并且本专利技术的一个目标是提供一种，该方法能以精确地自对准方式形成杂质区。问题解决方案根据本专利技术的具有如下步骤。在碳化硅衬底上形成掩膜层。掩膜层包括覆盖碳化硅衬底的覆盖部分和具有侧壁的开口。通过掩膜层中的开口将第一导电类型的杂质注入碳化硅衬底上。在其上已经形成了掩膜层的碳化硅衬底上形成由第一材料制成的第一膜。第一膜包括布置在覆盖部分上的第一部分，布置在开口的侧壁上的第二部分以及布置在开口中的碳化硅衬底上的第三部分。在其上已经形成了掩膜层和第一膜的碳化硅衬底上形成由与第一材料不同的第二材料制成的第二膜。第二膜包括布置在第一膜的第一至第三部分中的每一个上的部分。开始用于移除第二膜布置在第一膜的第三部分上的部分的各向异性蚀刻。感测到在各向异性蚀刻期间执行对第一材料的蚀刻。在感测执行对第一材料的蚀刻的步骤中感测到执行对第一材料的蚀刻之后，停止各向异性蚀亥IJ。在停止各向异性蚀刻的步骤之后，通过利用第一膜的第二部分以及布置在第二部分上 的第二膜而变窄的开口，将第二导电类型的杂质注入到碳化硅衬底上。根据本专利技术，通过感测执行对第一膜的蚀刻来检测第二膜的各向异性蚀刻的终点。因为不仅在掩膜层的开口中而且也在掩膜层的覆盖部分上执行对第一膜的蚀刻，因此能够精确地感测执行对第一膜的蚀刻。因此，因为第二膜的各向异性蚀刻能够被精确地停止，因此可以精确地在开口的侧壁上保留第二膜。因此，因为通过被精确地变窄的开口注入第二导电类型的杂质，因此可以精确地在其中已经通过开口注入第一导电类型的杂质的区域的一部分中形成第二导电类型的区域。在上述制造方法中，掩膜层可以由第二材料制成。因为用于掩膜层的材料因此与用于第二膜的材料相同，因此可以进一步简化。在上述制造方法中，在形成第一膜之后且形成第二膜之前，执行以下步骤。形成由与第一材料不同的材料制成的第三膜。在第三膜上形成由第一材料制成的第四膜。在这种情况下，随着蚀刻进行，感测到与第四膜的蚀刻有关的第一材料的蚀刻，并且此后，在一定时间间隔内，将感测到与第一膜的蚀刻有关的第一材料的蚀刻。即，在第一膜的蚀刻的感测之前，执行预测该第一膜的蚀刻的感测。因此，可以进一步提高停止蚀刻的精确度。在上述制造方法中，在形成掩膜层之前在碳化娃衬底上形成底层(underlyinglayer)。因此，可以抑制碳化硅衬底的过蚀刻。在上述制造方法中，底层可以由第一材料制成。因此，因为用于底层的材料与用于第一膜的材料相同，因此可以进一步简化。在上述制造方法中，底层可以由与第一材料不同的材料制成。因此，可以确保底层和第一膜之间的选择性蚀刻比，并且因此可以提高各向异性蚀刻之后的底层剩余量的精确度。因此，可以抑制通过底层的第二导电类型杂质的注入的变化。在上述制造方法中，第一材料不必包含金属元素。因此，可以避免用于制造碳化硅半导体器件的设备的金属污染。在上述制造方法中,第一材料可以由娃基材料和碳基材料中的任意一种制成。因此，用于第一膜的材料可以不包含金属元素。专利技术的有益效果从以上描述显而易见的是，根据本专利技术，能够以精确地自对准方式形成杂质区。附图说明 图I是示意性示出本专利技术的第一实施例中的碳化硅半导体器件的构造的局部横截面图。图2是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第一步骤的局部横截面图。图3是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第二步骤的局部横截面图。图4是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第三步骤的局部横截面图。图5是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第四步骤的局部横截面图。图6是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第五步骤的局部横截面图。图7是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第六步骤的局部横截面图。图8是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第七步骤的局部横截面图。图9是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第八步骤的局部横截面图。图10是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第九步骤的局部横截面图。图11是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第十步骤的局部横截面图。图12是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第十一步骤的局部横截面图。图13是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第十二步骤的局部横截面图。图14是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第十三步骤的局部横截面图。图15是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第十四步骤的局部横截面图。图16是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第十五步骤的局部横截面图。图17是示意性示出比较例中的制造方法中的第一步骤的横截本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：山田俊介，增田健良，
申请(专利权)人：住友电气工业株式会社，
类型：
国别省市：