一种沟槽栅型IGBT芯片制作方法技术

本发明专利技术公开了一种沟槽栅型IGBT芯片制作方法，选取两块N型半导体衬底，将其中第一块进行氧化或沉积，在衬底的硅表面形成包括氧化硅或氮氧化物在内的绝缘材料；对衬底表面的绝缘材料进行光刻与刻蚀，形成介质埋层；对第二块N型半导体衬底进行光刻与刻蚀，形成与介质埋层凹凸面相吻合的图形；将介质埋层与图形进行凹凸面对接，在高温下将两块衬底键合成一块；根据耐压要求和加工余量，分别对两块衬底进行减薄处理，将介质埋层控制在设计深度，形成芯片制作中间体；完成沟槽栅型IGBT芯片的制作过程。本发明专利技术降低了芯片的导通压降，优化了与关断损耗的折中关系，实现了更低的功耗，从而提高了IGBT芯片的功率密度、工作结温和可靠性。

【技术实现步骤摘要】

本专利技术涉及一种半导体IGBT (Insulted Gate Bipolar Transistor,绝缘栅双极型晶体管)芯片结构，尤其是涉及一种具有双重空穴阻挡效应的沟槽栅型IGBT芯片结构。
技术介绍
绝缘栅双极晶体管(IGBT )具有通态压降低、电流容量大、输入阻抗高、响应速度快和控制简单的特点，被广泛用于工业、信息、新能源、医学、交通、军事和航空领域。为了降低IGBT的导通压降，人们采用沟槽栅结构，将沟道从横向变为纵向，消除了导通电阻中RJFET的影响。同时缩小了元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。另一方面，由于多晶硅栅面积增大，减少了分布电阻，有利于提高开关速度。如附 图I所示为常规沟槽栅IGBT，包括发射极I、门极2、P-阱3、N漂移区4、N缓冲区5和集电极6。新一代IGBT朝着更高功率密度，更高工作结温，更低功耗的方向发展，而众所周知，IGBT的导通压降Vceon与关断损耗存在矛盾关系。归根到底是因为IGBT的电导调制效应，即大的注入效率能增强器件在导通时的电导调制效应，降低导通压降，然而在关断时，大量的少数载流子需要更长的时间来完成复合，增加了关断损耗。为了改善这一矛盾关系，人们致力于对IGBT的注入效率进行研究，一方面降低IGBT集电极(阳极)的空穴注入效率，另一方面提高发射极(阴极)的电子注入效率。这样可以很好地改善IGBT的导通压降与关断损耗的折中关系。目前，对于沟槽栅IGBT而言，主要有以下几种改变发射极(阴极)电子注入效率的方法 第一种结构是如附图2所不的IEGT (Injection Enhanced Gate Transistor,电子注入增强门极晶体管)结构。由于IGBT的元胞是并联结构的，其每个元胞的发射极也是并联的。将元胞的发射极进行选择性(不是全部地)地弓I出并进行并联，这样在没有引出的发射极下方就形成了一个空穴积累区。相应地，电子的注入就被增强了。该结构由东芝于1993年专利技术，并于1998年进一步改进。第二种结构如附图3所示，三菱在IGBT的基础上，通过对元胞的改变(宽度、N+源极区及P+集电极区)提出了类似IEGT的结构。该结构的元胞宽度为正常IGBT元胞的几倍，在一个元胞内的两个沟槽栅之间设有N+源极区，该区域所对应的下方集电极区的掺杂浓度较低(P-)，以达到电子注入增强效应(IE-effect)。可以说是通过对IGBT元胞的改变以达到IEGT的效果。前面所述的各种技术均在一定程度上增强了 IGBT的电导调制效应，因而降低了导通压降，但是这些方案都是只具有单一空穴阻挡效应(只具有势垒阻挡效应或者只具有物理阻挡效应)。然而，为了进一步提高IGBT的功率密度，工作结温及长期可靠性，需要继续优化降低IGBT的导通压降与关断损耗的折中关系，实现更低的功耗。为此，需要继续研究并改进沟槽栅型IGBT芯片的制作方法以实现这一目的。
技术实现思路
本专利技术的目的是提供一种沟槽栅型IGBT芯片制作方法，该方法提高了 IGBT芯片的功率密度，工作结温，以及长期工作的可靠性，同时提高了 IGBT芯片的电导调制效应以降低导通压降，同时又不提高空穴少子的注入效率，从而优化并降低了 IGBT芯片的导通压降与关断损耗的折中关系，实现了更低的功耗。为了实现上述专利技术目的，本专利技术具体提供了一种沟槽栅型IGBT芯片制作方法的技术实现方案，一种沟槽栅型IGBT芯片制作方法，包括以下步骤 SlO :选取两块N型半导体衬底； S20 :将其中的第一块N型半导体衬底进行氧化或沉积，在N型半导体衬底的硅表面形成包括氧化硅或氮氧化物在内的绝缘材料； 530:对N型半导体衬底表面的包括氧化硅或氮氧化物在内的绝缘材料进行光刻与刻 蚀，形成介质埋层； S40 :对第二块N型半导体衬底进行光刻与刻蚀，形成与步骤S30中介质埋层凹凸面相吻合的图形； S50 :将在步骤S30中由N型半导体衬底形成的介质埋层与步骤S40中形成的图形进行凹凸面对接，在450°C 1150°C温度下将两块N型半导体衬底直接键合成一块； S60 :根据耐压所要求的范围和加工余量，分别对两块经过处理的N型半导体衬底进行减薄处理，在减薄处理的过程中将介质埋层控制在设计的深度，形成芯片制作中间体； S70 :完成沟槽栅型IGBT芯片的制作过程。作为本专利技术一种沟槽栅型IGBT芯片制作方法的另一种技术实现方案，在前述技术方案的基础之上，在步骤S30与步骤S40之间加入以下步骤 531:对第二块N型半导体衬底进行注入掺杂和退火处理，形成第一 N型载流子埋层。对于N型半导体衬底厚度较薄的情况，作为上述本专利技术第一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，完成沟槽栅型IGBT芯片的制作过程包括以下步骤 S71a :对芯片制作中间体的正面表面进行第一 N型载流子埋层注入，再进行退火处理； S72a:对经过上述处理的芯片制作中间体的正面表面进行P-基区注入，再进行退火处理； S73a :对经过上述处理的芯片制作中间体的正面表面进行N+源极区注入，再进行退火处理； S74a:对经过上述处理的芯片制作中间体的正面表面进行光刻和刻蚀处理，形成沟槽栅窗口 ； S75a :在经过上述处理的芯片制作中间体的正面表面生长一层栅氧化层； S76a :对经过上述处理的芯片制作中间体的正面表面进行光刻和第二 N型载流子埋层注入处理； S77a:对经过上述处理的芯片制作中间体的正面表面进行多晶硅沉积处理，在芯片制作中间体的表面沉积一层多晶娃; S78a :对经过上述处理的芯片制作中间体的多晶硅进行N型掺杂，掺杂浓度为5E19/cm3 lE20/cm3,形成多晶娃栅； S79a:对经过上述处理的芯片制作中间体进行硼硅玻璃处理，在芯片制作中间体的表面沉积一层硼硅玻璃层； S710a:对经过上述处理的芯片制作中间体的N+源极区进行刻蚀，刻蚀穿透硼硅玻璃层与多晶硅栅，形成P+欧姆接触区注入窗口 ； S711a :对经过上述处理的芯片制作中间体进行P+欧姆接触区注入，再进行退火处理；S712a:对经过上述处理的芯片制作中间体的P+欧姆接触区上方的栅氧化层进行刻蚀，形成发射极金属电极接触窗口 ； S713a:对经过上述处理的芯片制作中间体的硼硅玻璃层进行选择性刻蚀，形成栅极金属电极接触窗口 ；所谓选择性刻蚀，是在芯片的正面的特定位置，即在栅极金属电极的下方处，一般栅极金属电极位于整个芯片的中央或边角处进行对硼硅玻璃层的刻蚀，从而实现多晶硅栅的引出，并与栅极金属电极相连；因为在硼硅玻璃层选择性刻蚀之前，除了 S712a步骤已经打开了许多发射极金属电极接触窗口，芯片的正面表面为一整层硼硅玻璃； S714a :对经过上述处理的芯片制作中间体的正面表面进行正面金属电极沉积处理；S715a:对经过上述处理的芯片制作中间体的正面金属电极层进行刻蚀，将发射极金属电极与栅极金属电极间隔开来； S71b :对芯片制作中间体翻转180度，并对芯片制作中间体的正面表面进行减薄处理至所需厚度； S72b :对经过上述处理的芯片制作中间体的正面表面进行N缓冲层区注入、掺杂与推进、退火处理； S73b :对经过上述处理的芯本文档来自技高网...

【技术保护点】
一种沟槽栅型IGBT芯片制作方法，其特征在于，所述方法包括以下步骤：S10：选取两块N型半导体衬底；S20：将其中的第一块N型半导体衬底进行氧化或沉积，在N型半导体衬底的硅表面形成包括氧化硅或氮氧化物在内的绝缘材料；S30：对N型半导体衬底表面的包括氧化硅或氮氧化物在内的绝缘材料进行光刻与刻蚀，形成介质埋层（21）；S40：对第二块N型半导体衬底进行光刻与刻蚀，形成与步骤S30中介质埋层（21）凹凸面相吻合的图形；S50：将在步骤S30中由N型半导体衬底形成的介质埋层（21）与步骤S40中形成的图形进行凹凸面对接，在450℃～1150℃温度下将两块N型半导体衬底直接键合成一块；S60：根据耐压所要求的范围和加工余量，分别对两块经过处理的N型半导体衬底进行减薄处理，在减薄处理的过程中将介质埋层（21）控制在设计的深度，形成芯片制作中间体；S70：完成沟槽栅型IGBT芯片的制作过程。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘国友，覃荣震，黄建伟，
申请(专利权)人：株洲南车时代电气股份有限公司，
类型：发明
国别省市：