一种存储器装置，包括多个存储元件，每一个存储元件都具有第一电极、第二电极以及在第一电极和第二电极之间的存储层。多个存储层为点状图案。两个相邻的第一电极共享相同的存储层。
【技术实现步骤摘要】
本公开提供，该存储器装置包括能随着电阻变化层的电学特性的变化来存储信息的存储元件。
技术介绍
作为已经投入实际使用的微型存储器，已知的有DRAM (动态RAM)，在DRAM中一个单元具有IT (晶体管)/lC (电容器)的结构。目前，采用40nm至30nm—代的工艺，具有6F2 (F:特征尺寸，位线和字线的节距的一半)的单元尺寸的产品已经被批量生产(例如，参见 Y. K. Park et al. , “Fully Integrated 56 nm DRAM Technologyfor I Gb DRAM”， “2007Symposium on VLSI Technology Digest of TechnicalPapers”，p. 190-191，以及Changhyun Cho et al. , uA 6F2 DRAM Technology in 60 nm era for Gigabit Densities，，，“2005 Symposium on VLSI Technology Digest of TechnicalPapers”, p.36-37)。
技术实现思路
近年来，作为下一代存储器的主打品种，电阻变化非易失性存储器(ReRAM:电阻RAM。元件具有存储功能，电场施加给元件时电阻变化，并且保持该状态)正在被积极地开发，其可执行快速的重复写入/读取操作并且适合于小型化。为了使ReRAM设置成阵列且稳定运行，正在研究IT (晶体管)/IR (电阻)式的存储元件以作为基本构造，在该种存储元件中一个单元具有一个选择元件(存取晶体管)和电阻变化元件。电阻变化元件(存储元件)例如具有存储层被插设在上电极和下电极之间的构造，存储层随着电阻的可逆变化而具有存储功能。当在ReRAM中实现微型单元时，制作了这样的结构，其中上述的1T/1⑶RAM单元用作基础，DRAM的电容器部分被ReRAM的电阻变化层取代。因此，期望能够构造出可与已经批量生产的微型DRAM工艺兼容的工艺流程。在DRAM的情况下，单个BL (位线)、单个WL (字线)和单元公共板被连接到单元。板电势固定到Vc/2且BL设定到GND或Vc以储存1/0。附带地，在具有低电压的一代微型产品中，运行在Vc〈3V或附近的条件下进行。在ReRAM的情况下，为了写入操作，常常需要提供等于或大于2V的电势差。在高电阻变化为低电阻时与低电阻变化为高电阻时电场以相反的方向施加的双极类型中，与DRAM一样，即使板电势固定并进行运行，当Vc〈3V，电势差不足且不能执行写入。从而，在双极型ReRAM中，必须改变上电极和下电极二者上的电势以保证写入所需的电势差，其中存储层插设在该上电极与该下电极之间。同时，因为如果板的电容较大，则难以高速改变电势，所以考虑根据上电极对存储层进行微型制作并且将板分成第二 BL。然而，ReRAM的存储层包括不容易干蚀刻的材料，使得其难以使存储元件小型化。因此，希望提供能够使存储元件小型化的。本公开的实施例旨在提供一种存储器装置，该存储器装置包括多个存储元件，每个存储元件具有第一电极、第二电极以及位于第一电极和第二电极之间的存储层。多个存储层均为点状图案。两个相邻的第一电极共享相同的存储层。在本公开的实施例的存储器装置中，第一位线和第二位线二者上的电势以互补的方式变化到Vc或GND，从而电压+Vc或-Vc施加到存储元件的第一电极和第二位线之间。从而，存储层的电阻值降低(低电阻状态；写入状态)或增加(高电阻状态；擦除状态)。尽管写入操作和擦除操作如何对应于低电阻和高电阻会根据定义而有所不同，但是在该说明书中，低电阻状态定义为写入状态，高电阻状态定义为擦除状态。本公开的另一个实施例旨在提供存储器装置的制造方法。该方法包括在半导体基板上形成多个存储元件，每个存储元件具有第一电极、第二电极以及位于第一电极和第二电极之间的存储层。多个存储层均为点状图案。两个相邻的第一电极共享相同的存储层。通过根据本公开实施例的存储器装置或者根据本公开实施例的存储器装置的制 造方法，两个第一电极通过相邻的不同存取晶体管连接到相同的第一位线并且共享一个存储层，并且一个存储层连接到单个的第二位线，从而使得能够简化存储层的平面形状并且放宽尺寸原则。因此，没有必要进行困难的干蚀刻，并且能够通过填充绝缘膜的孔和化学机械抛光来容易地形成存储层。因此，能够使存储元件小型化。附图说明图I是示出根据本公开第一实施例的存储器装置的构造的平面图。图2是沿着图I的II-II线剖取的截面图。图3是沿着图I的III-III线剖取的截面图。图4是图I所示的存储器装置的等效电路图。图5是示出图2所示的存储层的示例的截面图。图6是示出根据本公开的参考示例I的存储器装置的构造的平面图。图7是示出根据本公开的参考示例2的存储器装置的构造的平面图。图8是示出存储层形状的平面图。图9是以工艺步骤示出图I所示的存储器装置的制造方法的平面图。图10是沿着图9的X-X线剖取的截面图。图11是示出图9的后续工艺的平面图。图12是沿着图11的XII-XII线剖取的截面图。图13是示出图11的后续工艺的平面图。图14是沿着图13的XIV-XIV线剖取的截面图。图15A至I 是示出存储层的形成方法的透视图。图16是示出图13的后续工艺的平面图。图17是沿着图16的XVII-XVII线剖取的截面图。图18是示出根据本公开第二实施例的存储器装置的构造的平面图。图19是沿着图18的XIX-XIX线剖取的截面图。图20是以工艺步骤示出图18所示的存储器装置的制造方法的平面图。图21是沿着图20的XXI-XXI线剖取的截面图。图22是示出图20的后续工艺的平面图。图23是沿着图22的XXIII-XXIII线剖取的截面图。图24是示出根据本公开第三实施例的存储元件的构造的截面图。图25是示出根据本公开第四实施例的存储元件的构造的截面图。图26是示出具有图I的存储装置的存储系统的构造的模块图。具体实施例方式在下文，将参考附图详细描述本公开的实施例。描述将以下面的顺序进行。 I.第一实施例(上电极直接提供在存储层上时的示例)2.第二实施例(绝缘膜提供在存储层上且上电极通过绝缘膜中形成的孔连接到存储层的示例)3.第三实施例(PCM的示例)4.第四实施例(ReRAM的示例)(第一实施例)图I示出了根据本公开第一实施例的存储器装置的平面构造。图2示出了沿着图I的II-II线剖取的截面构造。图3示出了沿着图I的III-III线剖取的截面构造。图4示出了存储器装置I的等效电路。存储器装置I具有在基板11上的多个存取晶体管Tr和多个存储元件20。如图4所示，每个存取晶体管Tr的栅极连接到字线WL。如图4所示，存取晶体管Tr的源极和漏极中的一个通过位接触电极(bit contact electrode) BC连接到第一位线1BL。如图4所示，存取晶体管Tr的源极和漏极中的另一个通过节点接触电极(node contact electrode) NC连接到存储元件20的第一电极(下电极)21。基板11例如为硅(Si)基板，存取晶体管Tr的扩散层(有源区域)IIA提供在基板11的表面中。扩散层IlA通过元件隔离层IlB隔离。字线WL设置在基板11上本文档来自技高网...
【技术保护点】
一种存储器装置，包括：多个存储元件，每个存储元件具有第一电极、第二电极以及位于该第一电极和该第二电极之间的存储层，其中该多个存储层均为点状图案，并且两个相邻的第一电极共享相同的存储层。
【技术特征摘要】
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【专利技术属性】
技术研发人员：小山一英，
申请(专利权)人：索尼公司，
类型：发明
国别省市：
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