【技术实现步骤摘要】
本专利技术涉及一种制作多晶栅极的方法，尤其涉及一种能够改善参杂和非参杂多晶栅极刻蚀形貌的差异的方法。
技术介绍
随着半导体技术的发展，集成电路所采用的特征尺寸越来越小，使得MOS晶体管的栅极长度、沟道长度相应减小，因而栅极电阻增大，这会引起较大的电阻-电容延迟，从而影响MOS晶体管的开关速度，为了提高栅极电阻，特别是多晶硅栅极的电阻，往往需要在多晶硅栅极中掺杂离子以增强多晶硅栅极的导电率，在65nm及以下的工艺技术中，一般要求器件中包括掺杂多晶娃栅极和非掺杂多晶娃栅极。由于受掺杂离子的影响，掺杂多晶硅的刻蚀速率大于非掺杂的多晶硅刻蚀速率。 自动终点检测系统确认多晶硅栅极刻蚀结束的依据是掺杂与非掺杂多晶硅栅极全部刻蚀的完成，当掺杂多晶硅由于较快的刻蚀速率提前完成刻蚀时，为进行非掺杂多晶硅的刻蚀，等离子体并未停止轰击,会造成掺杂多晶娃栅极底部的损伤,形成缺陷(under-cut)。在这样的工艺条件下，就会造成N型半导体与P型半导体器件之间的差异，影响产品的整体性倉泛。
技术实现思路
针对现有技术容易导致掺杂多晶硅栅极底部损伤的问题，本专利技术提供了一种。本专利技术所述的...
【技术保护点】
一种改善掺杂与非掺杂多晶硅栅极刻蚀形貌差异的方法，其特征在于，步骤包括：步骤1，提供衬底，衬底上生长多晶硅，所述多晶硅包括掺杂多晶硅和非掺杂多晶硅，在多晶硅上生长硬掩膜层；步骤2，掺杂多晶硅上方覆盖光刻胶，对非掺杂多晶硅上方的硬掩膜层进行刻蚀，使非掺杂多晶硅上方的硬掩膜层厚度小于掺杂多晶硅上方的硬掩膜层厚度；步骤3，在硬掩膜层上覆盖用于多晶硅栅极刻蚀的光刻胶，光刻胶上表面齐平，然后进行刻蚀，首先刻蚀硬掩膜层至露出非掺杂多晶硅，然后继续刻蚀至露出掺杂多晶硅，非掺杂多晶硅厚度小于掺杂多晶硅厚度；步骤4，最后刻蚀多晶硅，分别形成掺杂多晶硅栅极和非掺杂多晶硅栅极；其中，步骤2中非掺...
【技术特征摘要】
【专利技术属性】
技术研发人员：唐在峰，吕煜坤，方超，张旭升，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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