改善掺杂与非掺杂多晶硅栅极刻蚀形貌差异的方法技术

本发明专利技术提供了一种改善掺杂多晶硅栅极与非掺杂多晶硅栅极刻蚀形貌差异的方法，利用存在有高度差的硬掩膜层，再加上正常的多晶硅栅极刻蚀所需的光照，对同时存在掺杂多晶硅和未掺杂多晶硅的衬底进行刻蚀，掺杂多晶硅栅极与非掺杂多晶硅栅极同时制作完成。本发明专利技术所述方法制作得到的多晶硅栅极，掺杂多晶硅栅极和非掺杂多晶硅栅极形貌基本一致，没有出现现有技术中常常遇到的缺陷。

【技术实现步骤摘要】

本专利技术涉及一种制作多晶栅极的方法，尤其涉及一种能够改善参杂和非参杂多晶栅极刻蚀形貌的差异的方法。
技术介绍
随着半导体技术的发展，集成电路所采用的特征尺寸越来越小，使得MOS晶体管的栅极长度、沟道长度相应减小，因而栅极电阻增大，这会引起较大的电阻-电容延迟，从而影响MOS晶体管的开关速度，为了提高栅极电阻，特别是多晶硅栅极的电阻，往往需要在多晶硅栅极中掺杂离子以增强多晶硅栅极的导电率，在65nm及以下的工艺技术中，一般要求器件中包括掺杂多晶娃栅极和非掺杂多晶娃栅极。由于受掺杂离子的影响，掺杂多晶硅的刻蚀速率大于非掺杂的多晶硅刻蚀速率。 自动终点检测系统确认多晶硅栅极刻蚀结束的依据是掺杂与非掺杂多晶硅栅极全部刻蚀的完成，当掺杂多晶硅由于较快的刻蚀速率提前完成刻蚀时，为进行非掺杂多晶硅的刻蚀，等离子体并未停止轰击,会造成掺杂多晶娃栅极底部的损伤,形成缺陷(under-cut)。在这样的工艺条件下，就会造成N型半导体与P型半导体器件之间的差异，影响产品的整体性倉泛。
技术实现思路
针对现有技术容易导致掺杂多晶硅栅极底部损伤的问题，本专利技术提供了一种。本专利技术所述的方法，步骤包括 步骤1，提供衬底，衬底上生长多晶硅，所述多晶硅包括掺杂多晶硅和非掺杂多晶硅，在多晶硅上生长硬掩膜层； 步骤2，掺杂多晶硅上方覆盖光刻胶，对非掺杂多晶硅上方的硬掩膜层进行刻蚀，使非掺杂多晶硅上方的硬掩膜层厚度小于掺杂多晶硅上方的硬掩膜层厚度； 步骤3，在硬掩膜层上覆盖用于多晶硅栅极刻蚀的光刻胶，光刻胶上表面齐平，然后进行刻蚀，首先刻蚀硬掩膜层至露出非掺杂多晶硅，然后继续刻蚀至露出掺杂多晶硅，非掺杂多晶娃厚度小于惨杂多晶娃厚度； 步骤4，最后刻蚀多晶硅，分别形成掺杂多晶硅栅极和非掺杂多晶硅栅极； 其中，步骤2中非掺杂多晶硅上方的硬掩膜层被刻蚀掉的厚度满足如下公式 Thm-p- ERhm/ERp_hm X Tp_etch公式(I) Tp-etch = Tp- ERp/ERnXTp公式(2) 公式(I)中，THM_P为步骤2中刻蚀掉的硬掩膜厚度，ERhm为硬掩膜刻蚀速度，ERp,为非掺杂多晶硅刻蚀速度，Tp为多晶硅总厚度，ERp为步骤4中非掺杂多晶硅刻蚀速度；ERn为步骤4中掺杂多晶硅刻蚀速度。根据本专利技术所述方法的一种优选实施例，其中，步骤3中，在覆盖光刻胶之前，覆盖刻蚀防反射层，刻蚀防反射层上表面齐平，然后在刻蚀防反射层上覆盖用于多晶硅栅极刻蚀的光刻胶；步骤4中，在刻蚀硬掩膜层之前先刻蚀所述刻蚀防反射层。本专利技术上述方法中，所述掺杂优选为N型掺杂，但也可以是其它本领域常用的掺杂类型。本专利技术上述方法中，所述衬底可以是任意半导体领域常用衬底，如硅片。本专利技术还提供了采用上述任意方法制作得到的半导体器件。本专利技术利用形成掺杂多晶硅栅极上较厚的硬掩膜层，来弥补由于掺杂多晶硅刻蚀速率大于非掺杂多晶硅刻蚀速率而造成掺杂与非掺杂多晶硅栅极刻蚀后形貌差异，制备得到的掺杂多晶硅栅极和非掺杂多晶硅栅极形貌基本一致。附图说明 图2为刻蚀后形成不同厚度硬掩膜层结构示意 图3为覆盖用于多晶硅栅极刻蚀的光刻胶； 图4为刻蚀硬掩膜层至非掺杂多晶硅示意 图5为刻蚀硬掩膜层至掺杂多晶硅示意 图6为去除光刻胶； 图7为形成栅极。具体实施例方式如图f图7所示，本专利技术所述的，步骤包括 步骤I 提供衬底I，衬底上生长多晶硅，所述多晶硅包括掺杂多晶硅2和非掺杂多晶硅3，在多晶硅上生长硬掩膜层。在工艺流程中，可以利用即有的、非掺杂多晶硅栅极区域离子注入工艺中使用的掩模版，定义非掺杂多晶硅栅极上硬掩膜层的刻蚀区域 步骤2 如图I所示，掺杂多晶硅上方覆盖光刻胶4，对非掺杂多晶硅上方的硬掩膜层31进行刻蚀(图I中箭头方向)，使非掺杂多晶硅上方的硬掩膜层31的厚度小于掺杂多晶硅上方的硬掩膜层21的厚度，如图2所示。步骤3 参照图4，在硬掩膜层上覆盖刻蚀防反射层5，刻蚀防反射层5的上表面齐平，然后覆盖以及用于多晶硅栅极刻蚀的光刻胶4，光刻胶4的上表面齐平。然后进行刻蚀，如图4所示，首先刻蚀所述的硬掩膜层刻蚀防反射层5，然后刻蚀硬掩膜至露出非掺杂多晶硅3，。如图5所示，继续刻蚀硬掩膜至露出掺杂多晶硅2，因此，非掺杂多晶硅3的厚度小于掺杂多晶娃2的厚度。步骤4参照图6，去除剩余光刻胶和刻蚀防反射层。参照图7，最后刻蚀多晶硅，分别形成掺杂多晶硅栅20和非掺杂多晶硅栅极30。本实施例中，通过计算硬掩膜层刻蚀步骤中，硬掩膜层刻蚀速率ERhm与非掺杂多晶硅刻蚀速率ERmm之间的差异，确定非掺杂多晶硅栅极上局部硬掩膜层被刻蚀的量THM_P，计算公式为 Thm-p- ERhm/ERp_hm X Tp_etch公式(I) 其中，Tp-Mh为在硬掩膜层刻蚀中，需要刻蚀掉的非掺杂多晶硅厚度。通过计算在多晶硅栅极刻蚀步骤中，掺杂多晶硅刻蚀速率ERn与非掺杂多晶硅刻蚀速率ERp之间的差异，确定在掺杂多晶硅栅极刻蚀结束时，非掺杂多晶硅栅极剩余量TP-Main，即为在硬掩膜层刻蚀中，需要刻蚀掉的非掺杂多晶硅厚度Tp_rtc;h。计算公式如下 Tp-etchn Tp ERp/ER^ XTp公式(2-1) Tp-remain = Vetch公式(2-2) 即 Tp-etch = Tp- ERp/ERNXTp公式(2) 同时，通过计算硬掩膜层刻蚀步骤中硬掩膜层的刻蚀速率，即可确定非掺杂多晶硅栅极上局部硬掩膜层刻蚀时间Timeffl，计算公式如下 TimeHM - THM_P / ERhm公式(3) 本专利技术利用存在有高度差的硬掩膜层，再加上正常的多晶硅栅极刻蚀所需的光照，对同时存在掺杂多晶硅2和未掺杂多晶硅3的衬底进行刻蚀，掺杂多晶硅栅极20与非掺杂多晶硅栅极30同时刻蚀完成，如图7所示，本专利技术所述方法制作得到的多晶硅栅极，掺杂多晶硅栅极20和非掺杂多晶硅栅极30形貌基本一致，没有出现现有技术中常常遇到的缺陷。然后将掺杂多晶硅栅极20和非掺杂多晶硅栅极30上方的厚度不同的硬掩膜去除即可进行后续器件制作步骤。以上对本专利技术的具体实施例进行了详细描述，但其只是作为范例，本专利技术并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本专利技术进行的等同修改和替代也都在本专利技术的范畴之中。因此，在不脱离本专利技术的精神和范围下所作的均等变换和修改，都应涵盖在本专利技术的范围内。权利要求1.一种，其特征在于，步骤包括 步骤1，提供衬底，衬底上生长多晶硅，所述多晶硅包括掺杂多晶硅和非掺杂多晶硅，在多晶硅上生长硬掩膜层； 步骤2，掺杂多晶硅上方覆盖光刻胶，对非掺杂多晶硅上方的硬掩膜层进行刻蚀，使非掺杂多晶硅上方的硬掩膜层厚度小于掺杂多晶硅上方的硬掩膜层厚度； 步骤3，在硬掩膜层上覆盖用于多晶硅栅极刻蚀的光刻胶，光刻胶上表面齐平，然后进行刻蚀，首先刻蚀硬掩膜层至露出非掺杂多晶硅，然后继续刻蚀至露出掺杂多晶硅，非掺杂多晶娃厚度小于惨杂多晶娃厚度； 步骤4，最后刻蚀多晶硅，分别形成掺杂多晶硅栅极和非掺杂多晶硅栅极； 其中，步骤2中非掺杂多晶硅上方的硬掩膜层被刻蚀掉的厚度满足如下公式 Thm-p- ERhm/ERp_hm X Tp_etch公式(I) Tp-etch = Tp- E本文档来自技高网...

【技术保护点】
一种改善掺杂与非掺杂多晶硅栅极刻蚀形貌差异的方法，其特征在于，步骤包括：步骤1，提供衬底，衬底上生长多晶硅，所述多晶硅包括掺杂多晶硅和非掺杂多晶硅，在多晶硅上生长硬掩膜层；步骤2，掺杂多晶硅上方覆盖光刻胶，对非掺杂多晶硅上方的硬掩膜层进行刻蚀，使非掺杂多晶硅上方的硬掩膜层厚度小于掺杂多晶硅上方的硬掩膜层厚度；步骤3，在硬掩膜层上覆盖用于多晶硅栅极刻蚀的光刻胶，光刻胶上表面齐平，然后进行刻蚀，首先刻蚀硬掩膜层至露出非掺杂多晶硅，然后继续刻蚀至露出掺杂多晶硅，非掺杂多晶硅厚度小于掺杂多晶硅厚度；步骤4，最后刻蚀多晶硅，分别形成掺杂多晶硅栅极和非掺杂多晶硅栅极；其中，步骤2中非掺杂多晶硅上方的硬掩膜层被刻蚀掉的厚度满足如下公式：THM？p？=？ERHM/ERP？HM×Tp？etch？？？？？？？？？？？？？？？？公式（1）Tp？etch？=？Tp？？？ERp/ERN×Tp？？？？？？？？？？？？？？？？？？？公式（2）公式（1）中，THM？p为步骤2中刻蚀掉的硬掩膜厚度，ERHM为硬掩膜刻蚀速度，ERP？HM为非掺杂多晶硅刻蚀速度，Tp为多晶硅总厚度，ERp为步骤4中非掺杂多晶硅刻蚀速度；ERN为步骤4中掺杂多晶硅刻蚀速度。...

【技术特征摘要】

【专利技术属性】
技术研发人员：唐在峰，吕煜坤，方超，张旭升，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：