用于沟槽的原位掺杂的多晶硅填充料制造技术

本发明专利技术涉及一种用于沟槽的原位掺杂的多晶硅填充料。一种制造集成电路(IC)的方法(100)包括在半导体衬底中刻蚀(101)沟槽，所述沟槽具有≥5的纵横比(AR)和≥10μm的沟槽深度。沿着沟槽的壁形成(102)电介质内衬以形成电介质为内衬的沟槽。将原位掺杂的多晶硅沉积(104)到沟槽中以形成电介质为内衬、填充多晶硅的沟槽，该沟槽具有掺杂的多晶硅填充料在其中。在完成制造IC之后，掺杂的多晶硅填充料基本上是无孔的多晶硅并具有≤100ohms/sq的25℃的薄层电阻。该方法能够包括在沉积多晶硅之前在电介质内衬的底部刻蚀(103)开口，以提供到半导体衬底的欧姆接触。

【技术实现步骤摘要】

所公开的实施例涉及集成电路(IC)的掺杂的多晶硅填充的沟槽。
技术介绍
芯片上的有源器件通常被称为场区的区域隔开，在所述场区中，形成隔离结构。用于隔离的局部硅氧化(LOCOS)工艺的一种替代被称为沟槽隔离。一些沟槽工艺涉及掺杂的多晶硅填充料，如当需要在多晶硅填充料与半导体衬底之间进行欧姆接触时。在一种具有掺杂的多晶硅填充料的沟槽布置中，使用两步骤注入多晶硅填充工艺。如通过反应离子蚀刻(RIE)在衬底中形成沟槽，以电介质内衬(如，热的氧化硅)作为沟槽的内衬，并且具有内衬的沟槽随后由多晶硅填充料填充。随后能够掺杂多晶硅填充料材料，通常是在热注入活性步骤之后通过离子注入进行。
技术实现思路
提供此
技术实现思路
以简化方式介绍所公开概念的简要选择，这些概念在下面包括提供有附图的【具体实施方式】中被进一步描述。此
技术实现思路
并不旨在限制所要求保护的主题的范围。所公开的实施例认识到常规两步骤沉积及随后的离子注入提供沟槽的掺杂的多晶硅填充料造成孔隙和电路布置的更高衬底接触电阻，在退火期间，该孔隙能够在沟槽内迀移(migrate)，导致可靠性问题，并且在所述电路布置中，沟槽包括穿过电介质内衬的底部孔并且掺杂的多晶硅接触半导体衬底。另外，由于多晶硅填充料被常规非掺杂沉积，因此需要额外注入步骤进行掺杂。所公开的实施例描述一种用于沟槽填充的原位掺杂的多晶硅以形成电介质为内衬、填充多晶硅的沟槽(多晶硅填充的沟槽)，其中所述沟槽具有掺杂的多晶硅填充料在其中。在晶片制造完成之后，最终的集成电路(IC)中的掺杂的多晶硅填充料通常基本上是无孔的多晶硅。正如本文所使用的，术语“多晶硅空洞”指电介质为内衬的多晶硅填充的沟槽的多晶硅填充料内的空隙或空腔区域，该区域能够沿电介质内衬或在多晶硅填充料内，具有至少一个尺寸(至少0.3μπι长)，通常为V形空洞(参见如下所述的图3A中的空洞)。本文所用的术语“基本上是无孔的”指IC上的多个电介质为内衬、多晶硅填充的沟槽的至少90%就其体积而言是无孔的，这根据横截面扫描电子显微术(X-SEM)是可确定的，其中，多晶硅填充的沟槽具有2 ΙΟμπι的深度和2 5的纵横比。【附图说明】现在将参考附图，所述附图未按比例绘制，其中:图1是示出根据一个示例实施例制造集成电路(IC)的一个示例方法的步骤的流程图，该方法包括形成用于多晶硅填充的沟槽的沟槽填充的原位掺杂的多晶硅。图2Α是根据一个示例实施例的示例IC的示意剖视图，该IC包括所公开的多晶娃填充的沟槽。图2B是根据一个示例实施例的示例IC的示意剖视图，该IC包括所公开的多晶娃填充的沟槽，该沟槽在电介质内衬底部具有开口以在沟槽中的掺杂的多晶硅填充料和半导体衬底之间提供欧姆接触。图3A是具有可见V形空洞的常规多晶硅填充的沟槽的X-SEM扫描图像，其中，在通过硼离子注入工艺进行多晶硅沉积以及掺杂物活化步骤之后掺杂沟槽。图3B是根据一个示例实施例的具有所公开的多晶硅填充的沟槽的所公开的测试结构的X-SEM扫描图像，其中该沟槽具有模拟产品特征的变化的沟槽开口/宽度，其中，使用所公开的原位硼掺杂多晶硅沉积工艺形成变化的沟槽开口/宽度，其中，能够看到，掺杂的多晶硅填充料基本上是无孔的多晶硅。【具体实施方式】参考附图描述示例实施例，其中，使用相同附图标记标出相似或等同元素。动作或事件的所示顺序不应被理解为限制，因为一些动作或事件可以以不同顺序发生和/或与其他动作或事件同时发生。此外，实现根据本公开的方法可能不需要一些所示动作或事件。图1是示出根据一个示例实施例制造IC的一种示例方法100的步骤的流程图，该IC包括用于沟槽填充的原位掺杂的多晶硅以形成多晶硅填充的沟槽。步骤101包括在半导体衬底中刻蚀沟槽，该沟槽具有2 5的纵横比(AR)和2 ΙΟμπι的沟槽深度。沟槽深度能够在20μπι和50μπι之间。在一个具体实施例中，半导体表面处的沟槽开口尺寸能够是从2.35μπι至2.85μm，并且沟槽深度约25μηι至30μηι。半导体衬底能够是大块半导体衬底或能够包括大块衬底材料上的外延层。半导体衬底和/或半导体表面能够包括硅、硅锗或其他半导体材料，如，砷化镓(GaAs)、磷化铟(InP)或碳化硅(SiC)。一个具体布置是硅衬底上的硅/锗(SiGe)半导体表面。刻蚀通常包括反应离子蚀刻(RIE)。步骤102包括沿着沟槽的壁形成共形电介质内衬以提供电介质为内衬的沟槽。所述形成能够包括热或沉积工艺或这种工艺的组合。例如，在一个具体实施例中，电介质层包括氧化硅并且使用热的2.5kA氧化硅层工艺和随后的沉积亚大气压CVD(SACVD)工艺形成，以提供约5kA厚的氧化硅层。对于电路布置，其中，沟槽需要底部孔通过原位掺杂的多晶硅的电介质内衬以接触半导体衬底，如能够使沟槽从顶侧(电路侧)欧姆接触衬底，方法100能够进一步包括步骤103，其包括选择性地刻蚀电介质内衬以在原位掺杂的多晶硅沉积(步骤104)之前在电介质内衬的底部形成开口，从而在随后沉积的掺杂多晶硅填充料和半导体衬底之间提供欧姆接触。半导体衬底能够是硼掺杂并且掺杂的多晶硅是硼掺杂的，或在另一种布置中，半导体衬底能够是η型掺杂并且掺杂的多晶硅填充料是η型掺杂的。步骤104包括将原位掺杂的多晶硅沉积在电介质为内衬的沟槽中以形成其中具有掺杂的多晶硅填充料的多晶硅填充的沟槽。在制造IC完成之后，掺杂的多晶硅填充料基本上是无孔的多晶硅并且具有<100欧姆/平方(ohm/sq)的25°C薄层电阻。所述沉积能够包括多步骤沉积，其包括初始无掺杂的多晶硅部分、随后掺杂的多晶硅部分、随后最终无掺杂的多晶硅部分(其可以被称为覆盖层)。一个具体的示例是约3kA厚的无惨杂的多晶娃、随后约I kA厚的原位惨杂的多晶娃、之后约14kA厚的无惨杂的多晶娃覆盖层。夹在无掺杂的多晶硅层之间的掺杂的多晶硅层有助于避免掺杂物沿着沟槽侧壁向外扩散到电介质内衬材料(如，氧化硅)中。随着多晶硅大致沉积在晶片的两侧，覆盖层可以随后通过在晶片的前表面上进行化学机械研磨或抛光(CMP)并且通过在晶片背侧上进行背侧多晶硅剥离而去除。另一个实施例包括连续的单步骤多晶硅沉积，但是与上述夹层布置中的掺杂的多晶硅层中的掺杂水平相比，其具有更低的掺杂物浓度。所述沉积能够包括在550°C至650°C范围的沉积温度和10mTorr至400mTorr范围的压强下利用硅烷气体的低压化学汽相淀积(LPCVD)。该温度范围通常为555°C至625°C，并且该压强范围通常为从250mTorr至350mTorr。对于硼掺杂的多晶硅，所述沉积能够包括以5至30sCCm的流量范围流动BCl3气体以及流动至少一种稀释气体，使得BCl3气体被稀释为在体积上小于或等于10%的沉积室中的气体。稀释气体能够包括H2。例如，已经认识到，当电介质内衬材料包括氧化娃时，100%的BCl3通常导致电介质内衬材料侵袭。一个具体沉积工艺使用3%的BC13(97%的H2),并且另一个工艺使用0.5 %的BC13(99.5 %的H2)。稀释气体还能够是其他气体，如，N2或Ar。方法100能够进一步包括以900°C与1150°C之间的温度退火多晶硅填充的沟槽。能够使用在900°C至1100°C的温度下的火炉退火达1本文档来自技高网...

【技术保护点】
一种制造集成电路即IC的方法，所述方法包括：在半导体衬底中刻蚀沟槽，所述沟槽具有大于或等于5的纵横比即AR≥5和大于或等于10μm的沟槽深度；沿着所述沟槽的壁形成电介质内衬以形成电介质为内衬的沟槽，以及将原位掺杂的多晶硅沉积到所述沟槽中以形成电介质为内衬、填充多晶硅的沟槽，即多晶硅填充的沟槽，所述沟槽具有掺杂的多晶硅填充料在其中，其中，在完成所述制造所述IC之后，所述掺杂的多晶硅填充料基本上是无孔的多晶硅并具有小于或等于100欧姆/平方的25℃的薄层电阻。

【技术特征摘要】
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【专利技术属性】
技术研发人员：B·斯里尼瓦桑，K·Q·勒，C·怀特，S·科威查罗恩库尔，A·诺里斯，B·J·费舍尔，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US