堆叠封装的下封装体构造制造技术

本实用新型专利技术公开一种堆叠封装的下封装体构造，其包含一载板具有一上表面。至少一芯片，位于所述载板的上表面并电性连接至所述载板。数个焊垫，位于所述载板的上表面。一强化金属环，位于所述载板的上表面，并设置于所述芯片及所述焊垫之间。所述强化金属环用以防止所述堆叠封装的下封装体构造因热胀冷缩发生翘曲。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及ー种封装构造，特别是有关于ー种堆叠封装的下封装体的封装构造。
技术介绍
现今，随着电子装置的尺寸减小，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装设计，其中各种不同的系统封装(system in package,SIP)设计概念常用于架构高密度封装产品。近年来，针对各种电子设备应用等已经引入了堆叠式半导体(package on package, POP)封装。此种堆叠式半导体封装是将已经分别完成封装エ艺的多个半导体封装构造经过堆叠形成一个封装整体，从而减小了整体的封装尺 寸。然而，所述堆叠式半导体封装在实际使用上仍具有下述问题，例如为了降低整体的封装高度(例如小于I毫米)，此种堆叠式封装构造所使用的载板，特别是下封装体的载板，其厚度亦需符合薄型化的趋势。由于下封装体的载板本身材料与载板上方的封胶体材料两者之间的热膨胀系数(CTE)不匹配，因此在制造过程中以及在使用过程中产生高温时，下封装体的载板即容易热胀冷缩而发生翘曲(warpage)，从而导致如芯片崩裂(crack)、载板线路断裂等问题，并严重的影响芯片的可靠性与封装加工的质量及良品率(yield) ο故，有必要提供ー种封装构造，以解决现有技术所存在的问题。
技术实现思路
有鉴于此，本技术提供ー种封装构造，以解决现有技术所存在的堆叠封装下封装体翘曲问题。本技术的主要目的在于提供一种堆叠封装的下封装体构造，其可以平衡堆叠封装下封装体的载板与封胶体两者材料之间的热膨胀系数，减小载板翘曲的机率，以增加封装体的可靠度与稳定性，并提高封装加工的质量及良品率。为达成本技术的前述目的，本技术一实施例提供一种堆叠封装的下封装体构造，其中所堆叠封装下封装体构造包含ー载板、至少ー芯片、数个焊垫以及ー強化金属环。所述载板包含一上表面。所述至少一芯片位于所述载板的上表面并电性连接至所述载板。所述数个焊垫位于所述载板的上表面。所述强化金属环位于所述载板的上表面，并设置于所述芯片及所述焊垫之间。再者，本技术一实施例提供另ー种堆叠封装构造，其中所述堆叠封装构造包含一下封装体以及ー上封装体。所述下封装体包含ー载板、至少ー芯片、数个焊垫以及一強化金属环。所述载板包含一上表面。所述至少一芯片位于所述载板的上表面并电性连接至所述载板。所述数个焊垫位于所述载板的上表面。所述强化金属环位于所述载板的上表面，并设置于所述芯片及所述焊垫之间。所述上封装体通过所述焊垫电性连接至所述下封装体的载板。与现有技术相比较，本技术的封装构造，这样可以平衡堆叠封装下封装体的载板与封装胶两者材料之间的热膨胀系数，从而减小堆叠封装下封装体的载板翘曲机率，増加封装体的可靠度与稳定性，并提高封装加工的质量及良品率。附图说明图I是本技术一实施例堆叠封装的下封装体构造的示意图。图IA是本技术一实施例堆叠封装的下封装体构造的局部放大示意图。图2是本技术一实施例堆叠封装构造组装前的示意图。图3是本技术一实施例堆叠封装构造的示意图。 图4是本技术另ー实施例堆叠封装的下封装体构造的局部放大示意图。图5是本技术又一实施例堆叠封装的下封装体构造的局部放大示意图。具体实施方式为让本技术上述目的、特征及优点更明显易懂，下文特举本技术较佳实施例，并配合附图，作详细说明如下。再者，本技术所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是參考附加图式的方向。因此，使用的方向用语是用以说明及理解本技术，而非用以限制本技术。图I为本技术一实施例的堆叠封装的下封装体构造的示意图，图IA为图I的局部放大图。请參照图I及图IA所示，本技术一实施例的下封装体构造100主要包含载板110、芯片120、凸块(bumps) 130、底胶140、第一金属球150、封胶体160、强化金属环170以及锡球180。在本实施例中，载板110用以承载芯片120，芯片120通过凸块130以倒装芯片(flip chip)方式电性连接至载板110，底胶140用以填充芯片120与载板110之间的间隙。第一金属球150位于载板110的上表面115,强化金属环170也位于载板110的上表面115，且封胶体160包覆芯片120、强化金属环170，并在第一金属球150的位置形成凹槽190曝露出第一金属球150用以与ー上封装体电性连接。更详细来说，在本实施例中，载板110可为一有机基板(organic substrate),包含线路层111、核心层112、阻焊层113、导通孔114、绝缘层117以及焊垫118，其中核心层112为一中间层，线路层111位于核心层112的上下两面用以导电、传导信号或接地，一般由铜箔层蚀刻而成，并且上下两面的线路层111通过导通孔114电性连接，导通孔114中一般镀有导电材质，如铜等。在核心层112的上表面或下表面，线路层111可能有两层或以上，此时相邻的两层线路层111之间可以另外夹设有绝缘层117。同一线路层111的相邻线路之间则具有阻焊层113，用以进行绝缘以及保护。焊垫118于上表面115曝露出来，用以放置第一导电金属球150，第一导电金属球150通过焊垫118电性连接至载板110。在图I及图IA中线路层111及阻焊层113仅是用以示意，并不代表其实际布局的图案设计。载板110下表面上116上形成数个锡球180对外进行电性连接。但是本专利技术并不限于此，载板110亦可是其它类型的载板，如陶瓷载板(ceramic substrate)或引线框架(Ieadframe),亦可通过引脚(lead)或针脚(pin)等方式对外进行电性连接。在本实施例中，芯片120通过凸块130以倒装方式与载板110进行电性连接，底胶140用以填充芯片120与载板110之间的间隙，但是并不限于此，例如亦可采用如打线方式(wire bonding)接合。同时,下封装体构造100中也可以包含多个芯片120,并可选择以上下堆叠或水平邻接的方式放置于载板110的上表面115上。在本实施例中，焊垫118位于载板110上表面115的边缘位置，并围绕(环绕)芯片120所在的区域，其中焊垫118例如可以用数组(array)的方式排列在芯片120所在的区域的周围。但是，本专利技术并不限于此种布局方式，焊垫118的数量以及环绕的层数亦可根据设计的需求做相应的调整，并且焊垫118可以根据设计需要位于载板110的上表面115的任何位置。再者，封胶体160位于载板110上表面115侧，用以包覆芯片120、強化金属环170，并在焊垫118的位置形成凹槽190，以曝露出焊垫118，用以通过焊垫118与放置于其上的第一金属球150与一上封装体电性连接。在本实施例中，强化金属环170位于载板110上表面115,并设置于焊垫118与芯 片120之间的区域，此种布局可以更好的平衡下封装体构造100的整体应カ分布。本专利技术可根据焊垫118在载板110的上表面115上的布局需要，对强化金属环170做相应的布局位置及形状的调整。本实施例中，強化金属环170的高度不限，可以高于、低于或等于芯片120放置于载板110上的高度，在后述的实施例中将针对ー些不同本文档来自技高网...

【技术保护点】
一种堆叠封装的下封装体构造，其特征在于：所述堆叠封装的下封装体构造包含：一载板，包含一上表面；至少一芯片，位于所述载板的上表面并电性连接至所述载板；数个焊垫，位于所述载板的上表面；以及一强化金属环，位于所述载板的上表面，并设置于所述芯片及所述焊垫之间。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄东鸿，唐和明，李英志，
申请(专利权)人：日月光半导体股份有限公司，
类型：实用新型
国别省市：