用于校准模拟集成电路的方法和装置制造方法及图纸

本发明专利技术公开了一种集成电路，包括：由一个或多个存储单元并联而成的存储单元阵列，用于存储校准信息；写操作逻辑控制单元，用于接收测试数据信号并且控制将测试数据信号作为校准信息写入到存储单元阵列的操作；以及双路数据选择器，用于选择存储单元中的校准信息或测试数据中的一个作为输出；其中，双路数据选择器先选通测试数据，当测试数据信号写入存储单元阵列后双路数据选择器选通校准信息。本发明专利技术还公开了一种用于校准模拟集成电路的方法，该方法包括：双路数据选择器选通测试数据输出；写操作逻辑控制单元选择测试数据信号并且将选定的测试数据信号作为校准信息写入存储单元；双路数据选择器选通来自存储单元阵列的校准信息作为输出。

【技术实现步骤摘要】

本专利技术整体涉及包括熔丝元件的半导体集成电路领域。
技术介绍
在高精度模拟集成电路的生产过程中，芯片的性能是由一连串的工艺步骤决定的。每一步都包含了多种可变的工艺参数，并且工艺参数的变化是随机的。特定的工艺参数偏差组合，会对高精度模拟电路的性能产生很大的影响。在制造过程中，同一晶圆上不同位置的芯片受工艺参数的影响也不尽相同。
技术实现思路
本专利技术的主要目的在于减少工艺偏差对闻精度|旲拟电路性能的影响，并提闻芯片 间性能的一致性。为了减少工艺偏差对高精度模拟电路性能的影响，本专利技术提供一种校准模拟集成电路的方法和装置，其通过对电路内部参数的扫描并观测高精度模拟电路的输出，然后确定一组最优的参数并永久性的写入寄存器中。本专利技术通过设置模拟集成电路中存储器的值来校准其输出信号精度，以使其与工艺变化无关。根据第一方面，本专利技术公开了一种集成电路，包括由一个或多个存储单元并联而成的存储单元阵列，用于存储校准信息；写操作逻辑控制单元，用于接收测试数据信号并且控制将测试数据信号作为校准信息写入到存储单元阵列的操作；以及双路数据选择器，用于选择存储单元中的校准信息或测试数据中的一个作为输出；其中，双路数据选择器先选通测试数据，当测试数据信号写入存储单元阵列后双路数据选择器选通校准信息。根据第二方面，本专利技术还公开了一种用于校准模拟集成电路的方法，集成电路包括由一个或多个存储单元并联而成的存储单元阵列，用于存储校准信息；写操作逻辑控制单元，控制校准信息到存储单元阵列的写入；双路数据选择器，用于选择存储单元中的校准信息或测试数据中的一个作为输出；该方法包括双路数据选择器选通测试数据输出；写操作逻辑控制单元选择测试数据信号并且将选定的测试数据信号作为校准信息写入存储单元；双路数据选择器选通来自存储单元阵列的校准信息作为输出。附图说明通过下述优选实施例结合附图的描述，本专利技术的上述及其它特征将会变得更加明显,其中图I是根据本专利技术一种实施例的用于校准模拟集成电路的装置的结构示意图。图2是根据本专利技术一种实施例的密码验证单元的结构示意图。图3是根据本专利技术一种实施例的写操作逻辑控制子单元的结构示意图。图4是根据本专利技术一种实施例的存储单元的结构示意图。图5是根据本专利技术一种实施例的子双路数据选择器的结构示意图。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。图I是根据本专利技术一种实施例的用于校准模拟集成电路的装置的结构示意图。该装置包括密码验证单元、存储单元阵列、写操作逻辑控制单元以及双路数据选择器。存储单元阵列可以是N+1比特的存储器阵列，其中N个比特用于存储校准信息，另外一比特用于存储写使能信号。存储单元阵列由一个或多个存储单元并联而成，用于永久性地存储校准信息。在一个优选的实施例中，当输入为预定密码时，密码验证单元输出有效逻辑信号，比如，逻辑1，以避免存储单元被错误的写入校准信息。写操作逻辑控制单 元的输入信号包括测试数据信号、地址有效信号、电源有效信号、熔断信号、来自存储单元的写使能信号。当测试数据信号、地址有效信号、电源有效信号、熔断信号、写使能信号的逻辑值皆有效时，允许向对应的所述存储单元写入校准信息。双路数据选择器用于选择存储单元的数据或测试数据中的一个作为输出。在一个优选的实施例中，当对应的存储单元未被写入数据时，该校准装置的双路选择器选择测试数据作为输出。当双路数据选择器选择测试数据作为输出时，扫描测试数据并且观测所控制的模拟信号。当观察到最佳模拟信号时，允许写操作逻辑控制单元将此时所扫描的测试数据作为校准信息写入对应的存储单元。从对应的存储单元读出所写入的校准信息。将所写入的校准信息与测试数据进行比较。如果写入的校准信息与测试数据相等，则可以禁止写操作逻辑控制单元对存储单元的写入操作，以免以后误操作。图I中的NBit数据输出接口 I是双路数据选择器的输出，NBit数据输出接口 2直接与存储器单元的输出相连。在一个优选的实施例中，写入后可从图I中的NBit数据输出接口 2读出存储单元中写入的数据，并且比较其与此时的测试数据信号输入是否相等，以判断写入的数据是否测试数据相等，若不相等则表示写入不正确，可再执行一次写操作。在一个实施例中，在对写入的数据验证无误后，将该存储单元的“写使能信号”对应的位写入1，使写操作逻辑控制单元输出永久为0，永久关闭该存储单元的写操作。在其它实施例中，可以将该存储单元的“写使能信号”对应的位写入0，使写操作逻辑控制单元输出永久为1，永久关闭该存储单元的写操作。在一个优选的实施例中，双路数据选择器的控制信号连接到写使能信号。当写使能信号为逻辑0时，写使能信号仍然有效，选择所述测试数据作为输出。并且，当写使能信号变为逻辑I时，写使能信号无效，选择存储单元中的校准信息作为输出。在另一个优选的实施例中，当写使能信号为逻辑I时，写使能信号仍然有效，选择测试数据作为输出。并且，当写使能信号变为逻辑0时，写使能信号无效，选择存储单元中的校准信息作为输出。图2是根据本专利技术一种实施例的密码验证单元的结构示意图。图2的密码验证单元包括反相器U1、U2，与门U3、U4以及U5。在一个实施例中，仅当密码验证单元的4比特输A INl IN4为1010时，输出OUT为I。在其它实施例中，用户可以设置其它的4比特输入。图3是根据本专利技术一种实施例的写操作逻辑控制子单元的结构示意图。图I中的写操作逻辑控制单元由N+1个图3中的写操作逻辑控制子单元并联构成。图3中的写操作逻辑控制子单元包括反相器U1，与门U2、U3、U4以及U5。当测试数据信号、地址有效信号、电源有效信号、熔断信号、写使能信号同时有效时才能向对应存储单元写入校准信息。通过控制输入地址的时序使得每一时刻只对一个子单元进行写操作，以避免对多个单元同时写时所需的电流过大。图4是根据本专利技术一种实施例的存储单元的结构示意图。图I的存储单元阵列由n个图4的存储单元并联构成。存储单元包括由反相器Ul和U2构成的反相器链、第一NMOS管丽I、POLY熔丝Fl、下拉电阻RO、施密特反相器U3、第二 NMOS管丽2。反相器链的输入连接到写操作逻辑控制单元的输出，输出连接到大尺寸的第一NMOS管(MNl)的栅极，用来驱动来自写操作逻辑控制单元的写操作信号。第一 NMOS管MNl的栅极连接到反相器链的输出，漏极连接到POLY熔丝(Fl)的下端，源极和衬底接地，其尺寸较大以产生熔断POLY熔丝所需的大电流。POLY熔丝Fl的一端连接到电源，并且另一端连接到大尺寸NMOSl管(MNl)的漏极，其熔断与否代表存储的数据为I或O。下拉电阻RO的 一端连接到第一 NMOS管(MNl)的栅极，并且另一端接地，为大尺寸第一 NMOS管(MNl)的栅极提供弱的下拉避免其被错误的开启。施密特反相器U3的输入连接到第一 NMOS管(MNl)的漏极，输出作为整个存储单元的输出，消除电路中噪声毛刺对输出值的影响。第二 NMOS管丽2的栅极连接到输入偏置电压，漏极连接到第一 NMOS管(MNl)的漏极，源极和衬底接地，其尺寸较小为POLY熔丝(Fl)提供到地的小电流通路。图5是根据本专利技术一种实施例的子双路数据选择器的结构示意图。图I中的双路数据本文档来自技高网...

【技术保护点】
一种集成电路，包括：由一个或多个存储单元并联而成的存储单元阵列，用于存储校准信息；写操作逻辑控制单元，用于接收测试数据信号并且控制将测试数据信号作为所述校准信息写入到所述存储单元阵列的操作；以及双路数据选择器，用于选择所述存储单元中的校准信息或所述测试数据中的一个作为输出；其中，双路数据选择器先选通测试数据，当测试数据信号写入存储单元阵列后双路数据选择器选通校准信息。

【技术特征摘要】
1.一种集成电路，包括 由一个或多个存储単元并联而成的存储单元阵列，用于存储校准信息； 写操作逻辑控制単元，用于接收测试数据信号并且控制将测试数据信号作为所述校准信息写入到所述存储单元阵列的操作；以及 双路数据选择器，用于选择所述存储単元中的校准信息或所述测试数据中的一个作为输出； 其中，双路数据选择器先选通测试数据，当测试数据信号写入存储单元阵列后双路数据选择器选通校准信息。2.如权利要求I所述的集成电路，还包括 密码验证单元，用于进行密码验证，以便当输入密码为预定密码时允许向所述存储单元写入校准信息。3.如权利要求2所述的集成电路，其中 所述密码验证单元包括由反相器和与门构成的组合逻辑电路；并且 当所述输入密码为所述预定密码时所述密码验证单元输出有效逻辑信号。4.如权利要求I所述的集成电路，其中 所述写操作逻辑控制单元还接收电源信号和熔断信号； 所述写操作逻辑控制単元基于所述电源信号和所述熔断信号，执行校准信息的写入操作。5.如权利要求I所述的集成电路，其中，所述写操作逻辑控制単元包括地址输入端，写操作逻辑控制単元基于输入的存储单元地址，每一次只对ー个所述存储单元进行写操作。6.如权利要求I所述的集成电路，其中，所述存储単元阵列还包括选择控制信号存储単元，该选择控制信号用于控制双路数据选择器，并且，当测试数据信号写入存储单元阵列后该选择控制信号有效，使得双路数据选择器选通校准信息。7.如权利要求6所述的集成电路，其中，所述选择控制信号与校准信息分别通过写操作逻辑控制単元写入存储单元阵列。8.如权利要求6所述的集成电路，其中 所述选择控制信号作为所述写操作逻辑控制単元的写使能信号，以允许或永久关闭所述写操作逻辑控制単元的写入操作；并且 当所述选择控制信号有效时，所述写使能信号无效，永久关闭所述写操作逻辑控制单元的写入操作，并且当所述选择控制信号无效时，所述写使能信号有效，允许所述写操作逻辑控制单元的写入操作。9.如权利要求I所述的集成电路，其中，每个所述存储単元包括 反相器链，其输入连接到所述写操作逻辑控制単元的输出，用来驱动来自所述写操作逻辑控制単元的写操作信号； 第一 NMOS管，其栅极连接到所述反相器链的输出，漏极连接到POLY熔丝的下端，源极和衬底接地，以产生熔断POLY熔丝所需的大电流； POLY熔丝，其一端连接到电源，另一端连接到所述第一 NMOS管的漏极； 下拉电阻，其一端连接到所述第一 NMOS管的栅极，另一端接地，为所述第一 NMOS管的栅极提供弱的下拉；施密特反相器，其输入连接到所述第一 NMOS管的漏极，输出作为整个存储单元的输出； 第二 NMOS管，其栅极连接到输入偏置电压，漏极连接到所述第一 NMOS管的漏极，源极和衬底接地，用于为所述POLY熔丝提供到地的小电流通路。1...

【专利技术属性】
技术研发人员：宋振宇，陈利杰，
申请(专利权)人：英特格灵芯片天津有限公司，
类型：发明
国别省市：