用于校准模拟集成电路的装置制造方法及图纸

本实用新型专利技术公开了一种集成电路，包括存储单元阵列、写操作逻辑控制单元以及双路数据选择器，其特征在于：存储单元阵列由一个或多个存储单元并联而成以存储校准信息；写操作逻辑控制单元接收测试数据信号并且控制将测试数据信号作为校准信息写入到存储单元阵列的操作；双路数据选择器选择存储单元中的校准信息或测试数据中的一个作为输出；其中，双路数据选择器先选通测试数据，当测试数据信号写入存储单元阵列后双路数据选择器选通校准信息。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术整体涉及包括熔丝元件的半导体集成电路领域。
技术介绍
在高精度模拟集成电路的生产过程中，芯片的性能是由一连串的工艺步骤决定的。每一步都包含了多种可变的工艺参数，并且工艺参数的变化是随机的。特定的工艺参数偏差组合，会对高精度模拟电路的性能产生很大的影响。在制造过程中，同一晶圆上不同位置的芯片受工艺参数的影响也不尽相同。
技术实现思路
本技术的主要目的在于减少工艺偏差对高精度模拟电路性能的影响，并提高芯片间性能的一致性。为了减少工艺偏差对高精度模拟电路性能的影响，本技术提供一种校准模拟集成电路的装置，其通过对电路内部参数的扫描并观测高精度模拟电路的输出，然后确定一组最优的参数并永久性的写入寄存器中。本技术通过设置模拟集成电路中存储器的值来校准其输出信号精度，以使其与工艺变化无关。本技术公开了一种用于校准模拟集成电路的装置，包括存储单元阵列、写操作逻辑控制单元以及双路数据选择器，存储单元阵列由一个或多个存储单元并联而成以存储校准信息；写操作逻辑控制单元接收测试数据信号并且控制将测试数据信号作为校准信息写入到存储单元阵列的操作；双路数据选择器选择存储单元中的校准信息或测试数据中的一个作为输出；其中，双路数据选择器先选通测试数据，当测试数据信号写入存储单元阵列后双路数据选择器选通校准信息。还包括密码验证单元，其进行密码验证，以便当输入密码为预定密码时允许向所述存储单元写入校准信息。所述写操作逻辑控制单元还接收电源信号和熔断信号；所述写操作逻辑控制单元基于所述电源信号和所述熔断信号，执行校准信息的写入操作。所述写操作逻辑控制单元包括地址输入端，写操作逻辑控制单元基于输入的存储单元地址，每一次只对一个所述存储单元进行写操作。所述存储单元阵列还包括选择控制信号存储单元，该选择控制信号控制双路数据选择器，并且，当测试数据信号写入存储单元阵列后该选择控制信号有效，使得双路数据选择器选通校准信息。附图说明通过下述优选实施例结合附图的描述，本技术的上述及其它特征将会变得更加明显，其中图1是根据本技术一种实施例的用于校准模拟集成电路的装置的结构示意图。图2是根据本技术一种实施例的密码验证单元的结构示意图。图3是根据本技术一种实施例的写操作逻辑控制子单元的结构示意图。图4是根据本技术一种实施例的存储单元的结构示意图。图5是根据本技术一种实施例的子双路数据选择器的结构示意图。具体实施方式为使本技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本技术进一步详细说明。图1是根据本技术一种实施例的用于校准模拟集成电路的装置的结构示意图。该装置包括密码验证单元、存储单元阵列、写操作逻辑控制单元以及双路数据选择器。 存储单元阵列可以是N+1比特的存储器阵列，其中N个比特用于存储校准信息，另外一比特用于存储写使能信号。存储单元阵列由一个或多个存储单元并联而成，用于永久性地存储校准信息。在一个优选的实施例中，当输入为预定密码时，密码验证单元输出有效逻辑信号，比如，逻辑1，以避免存储单元被错误的写入校准信息。写操作逻辑控制单元的输入信号包括测试数据信号、地址有效信号、电源有效信号、熔断信号、来自存储单元的写使能信号。 当测试数据信号、地址有效信号、电源有效信号、熔断信号、写使能信号的逻辑值皆有效时， 允许向对应的所述存储单元写入校准信息。双路数据选择器用于选择存储单元的数据或测试数据中的一个作为输出。在一个优选的实施例中，当对应的存储单元未被写入数据时，该校准装置的双路选择器选择测试数据作为输出。当双路数据选择器选择测试数据作为输出时，扫描测试数据并且观测所控制的模拟信号。当观察到最佳模拟信号时，允许写操作逻辑控制单元将此时所扫描的测试数据作为校准信息写入对应的存储单元。从对应的存储单元读出所写入的校准信息。将所写入的校准信息与测试数据进行比较。如果写入的校准信息与测试数据相等，则可以禁止写操作逻辑控制单元对存储单元的写入操作，以免以后误操作。图1中的NBit数据输出接口 1是双路数据选择器的输出，NBit数据输出接口 2直接与存储器单元的输出相连。在一个优选的实施例中，写入后可从图1中的NBit数据输出接口 2读出存储单元中写入的数据，并且比较其与此时的测试数据信号输入是否相等，以判断写入的数据是否测试数据相等，若不相等则表示写入不正确，可再执行一次写操作。在一个实施例中，在对写入的数据验证无误后，将该存储单元的“写使能信号”对应的位写入 1，使写操作逻辑控制单元输出永久为0，永久关闭该存储单元的写操作。在其它实施例中， 可以将该存储单元的“写使能信号”对应的位写入0，使写操作逻辑控制单元输出永久为1， 永久关闭该存储单元的写操作。在一个优选的实施例中，双路数据选择器的控制信号连接到写使能信号。当写使能信号为逻辑0时，写使能信号仍然有效，选择所述测试数据作为输出。并且，当写使能信号变为逻辑1时，写使能信号无效，选择存储单元中的校准信息作为输出。在另一个优选的实施例中，当写使能信号为逻辑1时，写使能信号仍然有效，选择测试数据作为输出。并且， 当写使能信号变为逻辑0时，写使能信号无效，选择存储单元中的校准信息作为输出。图2是根据本技术一种实施例的密码验证单元的结构示意图。图2的密码验证单元包括反相器U1、U2，与门U3、U4以及TO。在一个实施例中，仅当密码验证单元的4 比特输入mi IN4为1010时，输出OUT为1。在其它实施例中，用户可以设置其它的4比特输入。图3是根据本技术一种实施例的写操作逻辑控制子单元的结构示意图。图1 中的写操作逻辑控制单元由N+1个图3中的写操作逻辑控制子单元并联构成。图3中的写操作逻辑控制子单元包括反相器U1，与门U2、U3、U4以及TO。当测试数据信号、地址有效信号、电源有效信号、熔断信号、写使能信号同时有效时才能向对应存储单元写入校准信息。 通过控制输入地址的时序使得每一时刻只对一个子单元进行写操作，以避免对多个单元同时写时所需的电流过大。图4是根据本技术一种实施例的存储单元的结构示意图。图1的存储单元阵列由η个图4的存储单元并联构成。存储单元包括由反相器Ul和U2构成的反相器链、第一 NMOS管MNl、POLY熔丝Fl、下拉电阻RO、施密特反相器U3、第二 NMOS管ΜΝ2。反相器链的输入连接到写操作逻辑控制单元的输出，输出连接到大尺寸的第一 NMOS管(MNl)的栅极，用来驱动来自写操作逻辑控制单元的写操作信号。第一 NMOS管MNl 的栅极连接到反相器链的输出，漏极连接到POLY熔丝(Fl)的下端，源极和衬底接地，其尺寸较大以产生熔断POLY熔丝所需的大电流。POLY熔丝Fl的一端连接到电源，并且另一端连接到大尺寸NMOSl管(MNl)的漏极，其熔断与否代表存储的数据为1或0。下拉电阻RO的一端连接到第一 NMOS管(MNl)的栅极，并且另一端接地，为大尺寸第一 NMOS管(MNl)的栅极提供弱的下拉避免其被错误的开启。施密特反相器U3的输入连接到第一 NMOS管(MNl) 的漏极，输出作为整个存储单元的输出，消除电路中噪声毛刺对输出值的影响。第二 NMOS 管丽2的栅极连接到输入偏置电压，本文档来自技高网...

【技术保护点】
述存储单元阵列的操作；双路数据选择器选择所述存储单元中的校准信息或所述测试数据中的一个作为输出；其中，双路数据选择器先选通测试数据，当测试数据信号写入存储单元阵列后双路数据选择器选通校准信息。１．一种用于校准模拟集成电路的装置，包括存储单元阵列、写操作逻辑控制单元以及双路数据选择器，其特征在于：存储单元阵列由一个或多个存储单元并联而成以存储校准信息；写操作逻辑控制单元接收测试数据信号并且控制将测试数据信号作为所述校准信息写入到所

【技术特征摘要】

【专利技术属性】
技术研发人员：宋振宇，陈利杰，
申请(专利权)人：英特格灵芯片天津有限公司，
类型：实用新型
国别省市：12