晶片封装体及其形成方法技术

本发明专利技术提供一种晶片封装体及其形成方法，该晶片封装体包括：一第一晶片；一第二晶片，设置于该第一晶片之上，其中该第二晶片的一侧面为一化学蚀刻表面；以及一连结块体，设置于该第一晶片与该第二晶片之间而使该第一晶片与该第二晶片彼此连结。本发明专利技术可使晶片封装体具有较佳的可靠度，并可减轻封装制程中对晶片的损坏风险。

【技术实现步骤摘要】

本专利技术有关于，特别是有关于堆叠有至少两晶片的。
技术介绍
晶片封装制程是形成电子产品过程中的一重要步骤。晶片封装体除了将晶片保护于其中以免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。由于晶片尺寸与厚度的持续缩小化，晶片封装体的制程难度随之提升。避免晶片于封装制程中受到损坏并提高晶片封装体的可靠度与结构稳定性已成为重要课题
技术实现思路
本专利技术提供一种晶片封装体，包括一第一晶片；一第二晶片，设置于该第一晶片之上，其中该第二晶片的一侧面为一化学蚀刻表面；以及一连结块体，设置于该第一晶片与该第二晶片之间而使该第一晶片与该第二晶片彼此连结。本专利技术所述的晶片封装体，该第一晶片的厚度大于该第二晶片的厚度。本专利技术所述的晶片封装体，该第一晶片的一侧面为一切割表面。本专利技术所述的晶片封装体，该第二晶片的该侧面的粗糙度小于该第一晶片的一侧面的粗糙度。本专利技术所述的晶片封装体，该第二晶片的该侧面的粗糙度大于该第一晶片的一侧面的粗糙度。本专利技术所述的晶片封装体，该第一晶片的一侧面为一化学蚀刻表面。本专利技术所述的晶片封装体，该连结块体的最靠近该第二晶片的该侧面的一侧面与该第二晶片的该侧面共平面。本专利技术所述的晶片封装体，该连结块体的最靠近该第二晶片的该侧面的一侧面不与该第二晶片的该侧面共平面。本专利技术所述的晶片封装体，该第一晶片的宽度大于该第二晶片的宽度。本专利技术所述的晶片封装体，还包括一保护层，设置于该第二晶片之上；以及一导电凸块，设置于该第二晶片之上，且穿过该保护层而与该第二晶片上的一导电区电性连接。本专利技术提供一种晶片封装体的形成方法，包括提供一第一基底；提供一第二基底；于该第一基底的一上表面及/或该第二基底的一下表面上形成至少一连结块体；通过该连结块体而将该第二基底接合于该第一基底之上；于该第二基底的一上表面上形成一保护层，该保护层具有一开口，该开口露出该第二基底的一预定切割区；以该保护层为掩膜，蚀刻移除该第二基底位于该预定切割区之中的部分以形成露出该第一基底的一穿孔；以及部分移除该穿孔所露出的该第一基底以形成至少一晶片封装体。本专利技术所述的晶片封装体的形成方法，部分移除该穿孔所露出的该第一基底以形成至少一晶片封装体的步骤包括使用一切割刀片将该第一基底切穿。本专利技术所述的晶片封装体的形成方法，该切割刀片的宽度小于该预定切割区的宽度。本专利技术所述的晶片封装体的形成方法，部分移除该穿孔所露出的该第一基底以形成至少一晶片封装体的步骤包括以蚀刻制程移除该第一基底而使该第一基底分离为多个部分。本专利技术所述的晶片封装体的形成方法，该连结块体延伸进入该预定切割区之中。本专利技术所述的晶片封装体的形成方法，该连结块体不延伸进入该预定切割区。本专利技术所述的晶片封装体的形成方法，该连结块体的一侧面与该预定切割区的一边界共平面。 本专利技术所述的晶片封装体的形成方法，还包括于该第二基底之上形成一第二保护层，该第二保护层具有一开口，该开口露出该第二基底上的一导电区；以及于露出的该导电区上形成一导电凸块。本专利技术所述的晶片封装体的形成方法，该第二保护层及该导电凸块的形成步骤进行于蚀刻移除该第二基底的步骤之后，且进行于部分移除该穿孔所露出的该第一基底以形成至少一晶片封装体的步骤之前。本专利技术所述的晶片封装体的形成方法，还包括在形成该穿孔之后，移除该第一保护层。本专利技术可使晶片封装体具有较佳的可靠度，并可减轻封装制程中对晶片的损坏风险。附图说明图1A-1F显示根据本专利技术一实施例的晶片封装体制程的剖面图。图2A-2F显示根据本专利技术一实施例的晶片封装体制程的剖面图。图3显示根据本专利技术一实施例的晶片封装体制程的剖面图。附图中符号的简单说明如下100 :基底(晶片)；IOOaUOOb :表面；100E :侧面；102 :连结块体；102a :侧面；104 :导电区；106 :保护层；108 :芽孔；110 :保护层；112 :导电凸块；130 :基底(晶片);130D :侧面；140 :切割刀片；R :预定切割区。具体实施例方式以下将详细说明本专利技术实施例的制作与使用方式。然应注意的是，本专利技术提供许多可供应用的专利技术概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本专利技术的特定方式，非用以限制本专利技术的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本专利技术，不代表所讨论的不同实施例及/或结构之间必然具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。本专利技术一实施例的晶片封装体可用以封装各种堆叠晶片。例如，在本专利技术的晶片封装体的实施例中，其可应用于下述晶片的堆叠封装结构，例如包括各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital oranalogcircuits)等集成电路的电子元件(electronic components),例如是有关于光电元件(opto electronic devices)、微机电系统(Micro Electro Mechanical System ;MEMS)、微流体系统(microfluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package ；WSP)制程对影像感测元件、发光二极管(light-emitting diodes ;LEDs)、太阳能电池(solarcells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波兀件(surface acoustic wavedevices)、压力感测器(process sensors)喷墨头(ink printer heads)、或功率晶片模组(power IC module)等半导体晶片进行封装。其中，上述晶圆级封装制程主要指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称的为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于借堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layerintegrated circuit devices)的晶片封装体。 图1A-1F显示根据本专利技术一实施例的晶片封装体制程的剖面图。如图IA所示，提供基底100及基底130。基底100及基底130可为两半导体晶圆。例如，基底100可为(但不限于)一包含有多个控制集成电路(control IC)的晶圆，其上定义有多个预定切割道或预定切割区而将基底100划分成多个区域。这些区域中可分别形成有控制集成电路，其可包含CMOS元件。如图IA所示，基底100定义有预定切割区R，其将基底100划分成多个区域。这些区域中可分别形成有电子元件，例如是(但不限于)控制集成电路。基底130可为(但不限于)一包含有多个MEMS元件的晶圆，其上定义有多个预定切割道而将基底130划分成多本文档来自技高网...

【技术保护点】
一种晶片封装体，其特征在于，包括：一第一晶片；一第二晶片，设置于该第一晶片之上，其中该第二晶片的一侧面为一化学蚀刻表面；以及一连结块体，设置于该第一晶片与该第二晶片之间而使该第一晶片与该第二晶片彼此连结。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈秉翔，陈键辉，张恕铭，刘沧宇，何彦仕，
申请(专利权)人：精材科技股份有限公司，
类型：发明
国别省市：