互连结构的制造方法技术

一种互连结构的制造方法，包括：提供半导体衬底，所述半导体衬底上依次形成有低介电常数层间介质层和牺牲层；刻蚀所述低介电常数层间介质层和牺牲层，至暴露出半导体衬底，以形成沟槽；沉积铜金属，所述铜金属填满沟槽并覆盖沟槽两侧的牺牲层；采用化学机械研磨平坦化所述铜金属和牺牲层，以去除部分牺牲层和部分牺牲层内的铜金属；采用灰化工艺去除剩余的牺牲层。本发明专利技术所制造的互连结构电阻电容延迟小，所制造半导体器件的电学性能好。

【技术实现步骤摘要】

本专利技术涉及半导体
，更为具体的，本专利技术涉及一种。
技术介绍
半导体制造エ艺是ー种平面制造エ艺，其在同一衬底上形成大量各种类型的复杂器件，并互相连接以具有完整的电子功能。在这ー制造过程中，常需要在衬底上形成大量的沟槽，其可通过填充金属形成金属互连结构。随着对超大規模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着65nm甚至更小特征尺寸的技术节点发展，而芯片的运算速度明显受到金属导电所造成的电阻电容延迟的影响。为了改善集成电路的性能，利用具有低电阻率、优良抗电迁移能力等优点的铜代替铝作为半导体内的金属互连线可降低金属互连线电阻。另ー方面，利用低介电常数介电层或是超低介电常数介电层作为金属层间介电层，可以有效降低电容。铜双镶嵌技术搭配低介电常数材料所构成的金属层间介电层(inter metal dielectric, IMD)是目前最受欢迎的互连结构エ艺组合,其能够有效改善电阻电容延迟的现象，势必将成为下一代半导体エ艺的标准互联技木。现有技术中ー种制造互连结构的方法如图I所示，包括S100，提供半导体衬底，所述半导体衬底上形成有低介电常数层间介质层；S101，刻蚀所述低介电常数层间介质层至暴露出半导体衬底，以形成沟槽；S102，沉积铜金属，所述铜金属填满沟槽并覆盖沟槽两侧的低介电常数层间介质层；S103，采用化学机械研磨平坦化所述铜金属，至暴露出所述低介电常数层间介质层。利用图I中互连结构制造方法所制造互连结构如图2所示，包括半导体衬底101，半导体衬底101上的低介电常数层间介质层105和填充于低介电常数层间介质层105沟槽内的铜金属107。然而，由于利用图I中制造方法形成的互连结构时，低介电常数层间介质层105上表面与化学机械研磨的研磨剂发生反应，使得低介电常数层间介质层105上表面的介电常数増加，导致所制造半导体器件电阻电容延迟増加，影响所制造半导体器件的电学性能。在公开号为CN101752298A的中国专利申请中，公开了更多关于。
技术实现思路
本专利技术解决的问题是提供一种，以形成电阻电容延迟较小的互连结构，提高所制造半导体器件的电学性能。 为解决上述问题，本专利技术提供了一种，包括提供半导体衬底，所述半导体衬底上依次形成有低介电常数层间介质层和牺牲层；刻蚀所述低介电常数层间介质层和牺牲层至暴露出半导体衬底，以形成沟槽；沉积铜金属，所述铜金属填满沟槽井覆盖沟槽两侧的牺牲层；采用化学机械研磨平坦化所述铜金属和牺牲层，以去除部分牺牲层和部分牺牲层内的铜金属；采用灰化工艺去除剰余的牺牲层。可选的，所述低介电常数层间介质层为黑钻石。可选的，所述牺牲层为可灰化材料，厚度范围为100埃至500埃。可选的，所述可灰化材料为非晶质碳。可选的，所述低介电常数层间介质层与牺牲层之间还形成有停止层。可选的，所述停止层与牺牲层的材料不相同，所述停止层的厚度范围为10埃至 100 埃。可选的，所述停止层为Si02、Si3N4或氮掺杂碳化硅。可选的，所述剩余的牺牲层的厚度范围为50埃至150埃。可选的，所述灰化工艺为干法灰化。与现有技术相比，本专利技术具有以下优点通过在互连结构中的低介电常数层间介质层上沉积牺牲层来避免化学机械研磨中的研磨剂与低介电常数层间介质层接触，防止低介电常数层间介质层与研磨剂发生化学反应而导致的低介电常数层间介质层介电常数增カロ，减小所制造互连结构的电阻电容延迟，提高了所制造半导体器件的性能。附图说明图I是现有エ艺中互连结构制造方法的流程图；图2是现有エ艺制造的互连结构的剖面结构示意图；图3是本专利技术互连结构制造方法流程图示意图；图4 图11为本专利技术第一实施例的各阶段剖面结构示意图；图12 图22为本专利技术第二实施例的各阶段剖面结构示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。正如
技术介绍
部分所述，现有エ艺在制造互连结构过程中利用化学机械研磨平坦化互连结构沟槽中的铜金属，由于研磨剂与沟槽两侧低介电常数层间介质层上表面发生化学反应，导致低介电常数层间介质层中碳离子流失，进而使得部分低介电常数层间介质层的介电常数増加，使所制造半导体器件电阻电容延迟増加，影响了所制造半导体器件的电学性能。针对上述问题，专利技术人提供了一种新的，通过在互连结构低介电常数层间介质层上沉积牺牲层，先使用化学机械研磨去除大部分牺牲层，再利用灰化エ艺去除剰余的牺牲层来来阻止化学机械研磨的研磨剂与低介电常数层间介质层接触，防止因研磨剂与低介电常数层间介质层发生化学反应而引起的层间介质层介电常数值增加，降低所制造半导体器件的电阻电容延迟，改善所制造半导体器件的电学性能。參考图3，示出了本专利技术，包括执行步骤S201，提供半导体衬底，所述半导体衬底上依次形成有低介电常数层间介质层和牺牲层；执行步骤S203，刻蚀所述低介电常数层间介质层和牺牲层至暴露出半导体衬底，以形成沟槽；执行步骤S205，沉积铜金属，所述铜金属填满沟槽井覆盖沟槽两侧的牺牲层；执行步骤S207，采用化学机械研磨平坦化所述铜金属和牺牲层，以去除部分牺牲层和部分牺牲层内的铜金属；执行步骤S209，采用灰化工艺去除剩余的牺牲层。接下来，结合具体的实施例，对本专利技术进行说明。 第一实施例请參考图4至图11为本专利技术第一实施例互连结构的各阶段剖面结构示意图。请參考图4，提供半导体衬底201，所述半导体衬底201上依次形成有阻挡层203、低介电常数层间介质层205、牺牲层211、保护层213和硬掩模层215。所述阻挡层203为氮掺杂的碳化硅层，用来防止半导体衬底201与半导体衬底201上其它材料之间的层间扩散，可采用化学气相沉积或物理气相沉积的方法形成。所述低介电常数层间介质层205为黑钻石，通常用于互连结构中金属互连线的绝缘层。所述牺牲层211为可灰化材料，可通过灰化作用去除，所述牺牲层211的厚度范围为100埃至500埃。所述保护层213为ニ氧化硅，可以正硅酸こ酯(TEOS)为硅源制得。所述硬掩模层215的材质为氮化钛或氮化钽。请參考图5，在所述介质层上涂布光刻胶217，图形化所述光刻胶217，并以光刻胶217为掩模刻蚀所述硬掩模层215，在所述硬掩模层215上形成开ロ，如图6所示。接着，去除形成开ロ后硬掩模层215上的光刻胶217。光刻胶217去除后，互连结构的剖面结构示意图如图7所示。请參考图8，以形成开ロ后的硬掩模层215为掩模，刻蚀所述半导体衬底201上的保护层213、牺牲层211、低介电常数层间介质层205和阻挡层203至暴露出所述半导体衬底201，以形成金属导线沟槽。请參考图9，沉积铜金属207，所述铜金属207填满沟槽井覆盖沟槽两侧的硬掩模层215。所述铜金属207采用物理气相沉积的方法沉积，其具体沉积方法作为本领域技术人员的公知技木，在此不做详述。请參考图10，采用化学机械研磨平坦化所述铜金属207和其下的牺牲层211，以去除部分牺牲层211和部分牺牲层211内的铜金属207，所述牺牲层211的材质为非晶质碳，化学机械研磨之后剩余的牺牲层21本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种互连结构的制造方法，其特征在于，包括 提供半导体衬底，所述半导体衬底上依次形成有低介电常数层间介质层和牺牲层； 刻蚀所述低介电常数层间介质层和牺牲层，至暴露出半导体衬底，以形成沟槽； 沉积铜金属，所述铜金属填满沟槽井覆盖沟槽两侧的牺牲层； 采用化学机械研磨平坦化所述铜金属和牺牲层，以去除部分牺牲层和部分牺牲层内的铜金属； 采用灰化工艺去除剰余的牺牲层。2.如权利I所述的互连结构的制造方法，其特征在于，所述低介电常数层间介质层为黑钻石。3.如权利要求I所述的互连结构的制造方法，其特征在于，所述牺牲层为可灰化材料，厚度范围为100埃至500埃。4.如权利要求...

【专利技术属性】
技术研发人员：何其旸，张翼英，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：