MOS结构及其制造方法技术

本发明专利技术公开了一种MOS结构及其制造方法，包括：衬底；形成于所述衬底上的绝缘掩埋层以及贯穿所述绝缘掩埋层的凹槽；形成于所述绝缘掩埋层上和凹槽中的外延层；形成于所述外延层上的栅极结构；形成于所述栅极结构两侧的外延层中的源极区域和漏极区域。采用本发明专利技术的MOS结构，可以有效抑制浮体效应，同时能降低源/漏之间的串联电阻。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种MOS结构及其制造方法，包括：衬底；形成于所述衬底上的绝缘掩埋层以及贯穿所述绝缘掩埋层的凹槽；形成于所述绝缘掩埋层上和凹槽中的外延层；形成于所述外延层上的栅极结构；形成于所述栅极结构两侧的外延层中的源极区域和漏极区域。采用本专利技术的MOS结构，可以有效抑制浮体效应，同时能降低源/漏之间的串联电阻。【专利说明】MOS结构及其制造方法
本专利技术属于集成电路
，特别涉及一种MOS结构及其制造方法。
技术介绍
绝缘体上娃SOI (silicon-on-1nsulator)指的绝缘层上的娃,它是一种具有独特的“底层硅/绝缘掩埋层/顶层硅”三层结构的新型硅基半导体材料。通过绝缘掩埋层(也称为绝缘埋层，通常为氧化硅)实现了器件和衬底的全介质绝缘掩埋，能够有效减小寄生电容，从而提高了器件的运行速度，使器件具有更低的功耗，抑制了衬底的脉冲电流对器件的干扰，减少了软错误的发生。因为SOI具有上述诸多优点，使得SOI在高性能超大规模集成电路、高速存储设备、低功耗电路以及光电子集成器件等领域具有极其广阔的应用前景。SOI MOS (也称为基于SOI的MOS晶体管)根据有源体区是否全部耗尽分为部分耗尽SOI MOS和全耗尽SOI MOSo 一般来说，全耗尽SOI MOS的顶层硅会比较薄，SOI硅片的成本高；另一方面，全耗尽SOI MOS的阈值电压不易控制。因此，目前普遍采用的还是部分耗尽 SOI MOS。图1为现有技术的一种部分耗尽MOS结构的剖面图。如图1所示，MOS结构100包括SOI衬底、漏极区域104a、源极区域104b以及栅极105，所述SOI衬底包括底层硅101、绝缘掩埋层102和顶层硅103，所述漏极区域104a、源极区域I 04b形成于顶层硅103中。当在漏极区域104a上施加电压时，强电场会对载流子进行加速，导致碰撞电离。漏端的强电场使沟道电子加速，被加速的电子获得足够的能量后，通过碰撞电离，产生新的电子-空穴对，新产生的电子-空穴对在强电场的作用下分离，电子被漏极区域104a收集，而空穴则会聚集在靠近源极区域104b和绝缘掩埋层102上，由于绝缘埋层102的隔离作用，聚集起来的空穴无法通过底层硅101及时导走，从而在耗尽层之间形成一浮体区域106。部分耗尽SOI MOS的有源体并未完全耗尽，碰撞电离产生的电荷无法迅速移走，会导致SOI MOS特有的浮体效应。作为SOI器件的固有问题，浮体效应会引起翘曲效应、寄生双极晶体管效应、反常的亚阈值斜率、器件阈值电压漂移等等。另外，因为绝缘掩埋层102的存在，使得源极区域104b和漏极区域104a的结深受到限制，在现有技术SOI MOS结构中的源极区域和漏极区域只能是浅结，从而导致较大的源/漏串联电阻。因为源/漏极区域的浅结结构，导致源/漏串联电阻增加，加上浮体效应引起的各种不良效应不仅会降低器件的增益，导致器件工作不稳定，而且会带来较大泄露电流导致功耗增加。由此可见，浮体效应和源/漏串联电阻偏大已经严重影响了 SOI MOS的性能，阻碍了 SOI电路的发展，因此，亟待提供一种可有效抑制浮体效应并降低源/漏串联电阻的MOS结构及其制造方法。
技术实现思路
本专利技术提供一种MOS结构及其制造方法，以有效抑制浮体效应并降低源/漏串联电阻。为解决上述技术问题，本专利技术采用如下技术方案:一种MOS结构，包括:衬底；形成于所述衬底上的绝缘掩埋层以及贯穿所述绝缘掩埋层的凹槽；形成于所述绝缘掩埋层上和凹槽中的外延层；形成于所述外延层上的栅极结构；形成于所述栅极结构两侧的外延层中的源极区域和漏极区域。可选的，所述凹槽的截面宽度小于所述栅极结构的截面宽度。可选的，所述凹槽的截面宽度范围为20A~500A。可选的，所述绝缘掩埋层为氧化硅。可选的，所述绝缘掩埋层的厚度范围为20A~200A。可选的，所述凹槽将绝缘掩埋层分隔成第一绝缘掩埋块和第二绝缘掩埋块。`可选的，所述第一绝缘掩埋块的截面宽度大于所述源极区域的截面宽度，所述第二绝缘掩埋块的截面宽度大于所述漏极区域的截面宽度。可选的，所述第一绝缘掩埋块的截面宽度小于所述源极区域的截面宽度，所述第二绝缘掩埋块的截面宽度小于所述漏极区域的截面宽度。可选的，所述外延层的厚度范围^ IOOA-1OOOA,可选的，所述MOS结构还包括形成于所述栅极结构侧壁的栅极侧墙。一种MOS结构的制造方法，包括:提供一衬底；在所述衬底上形成绝缘掩埋层；形成贯穿所述绝缘掩埋层的凹槽；以及在所述绝缘掩埋层上和凹槽中形成外延层。可选的，在所述绝缘掩埋层上和凹槽中形成外延层之后，还包括:进行化学机械研磨工艺以平坦化所述外延层。可选的，行化学机械研磨工艺以平坦化所述外延层之后，还包括:在所述外延层上形成栅极结构；在所述栅极结构两侧的外延层中形成源极区域和漏极区域可选的，其特征在于，在所述外延层上形成栅极结构之后，还包括:在所述栅极结构侧壁的形成栅极侧墙。可选的，凹槽将所述绝缘掩埋层分隔成第一绝缘掩埋块和第二绝缘掩埋块。，所述第一绝缘掩埋块的截面宽度大于所述源极区域的截面宽度，所述第二绝缘掩埋块的截面宽度大于所述漏极区域的截面宽度。可选的，所述第一绝缘掩埋块的截面宽度小于所述源极区域的截面宽度，所述第二绝缘掩埋块的截面宽度小于所述漏极区域的截面宽度。本专利技术的MOS结构中，在沟道下方的绝缘掩埋层中形成一个凹槽，通过所述凹槽将顶层硅连接到衬底上，使碰撞电离产生的电荷通过衬底被及时转移走，从而有效抑制了浮体效应。另外，所述凹槽将绝缘掩埋层划分为第一绝缘掩埋块和第二绝缘掩埋块，通过减小第一绝缘掩埋块和第二绝缘掩埋块的截面宽度，可以使分别位于所述第一绝缘掩埋块和第二绝缘掩埋块上的源极区域和漏极区域的结深超过所述绝缘掩埋层延伸至所述衬底内，从而减小了源/漏串联电阻。【专利附图】【附图说明】图1为现有技术的一种部分耗尽MOS结构的剖面图；图2~7为本专利技术实施例一的MOS制造方法各步骤中结构剖面图；图8~13为本专利技术实施例二的MOS制造方法各步骤中结构剖面图；图14-20为本专利技术实施例三的MOS制造方法各步骤中结构剖面图。【具体实施方式】为了使本专利技术的目的，技术方案和优点更加清楚，下面结合附图来进一步做详细说明。本专利技术的核心思想在于将MOS结构中对应在沟道下方的绝缘掩埋层形成一个凹槽，通过所述凹槽将顶层硅连接到衬底上，使碰撞电离产生的电荷通过衬底被及时转移走的，从而有效抑制了浮体效应。另外，所述凹槽将绝缘掩埋层划分为第一绝缘掩埋块和第二绝缘掩埋块，通过减小第一绝缘掩埋块和第二绝缘掩埋块的截面宽度，可以使分别位于所述第一绝缘掩埋块和第二绝缘掩埋块上的源极区域和漏极区域的结深超过所述绝缘掩埋层延伸至所述衬底内，从而减小了源/漏串联电阻。实施例一如图7所示，本实施例提供的MOS结构200包括:衬底201 ；形成于所述衬底201上的绝缘掩埋层以及贯穿所述绝缘掩埋层的凹槽203，所述凹槽203将绝缘掩埋层分隔成第一绝缘掩埋块204和第二绝缘掩埋块205 ；形成于所述绝缘掩埋层上和凹槽203中的外延层206 ；形成于所述衬底201上的栅极结构；形成于所述栅极结构侧壁的栅极侧墙211 ;以及形成于所述栅极结构两侧的外延层中的源极区域209和漏极区域210本文档来自技高网...

【技术保护点】
一种MOS结构，包括：衬底；形成于所述衬底上的绝缘掩埋层以及贯穿所述绝缘掩埋层的凹槽；形成于所述绝缘掩埋层上和凹槽中的外延层；形成于所述外延层上的栅极结构；形成于所述栅极结构两侧的外延层中的源极区域和漏极区域。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘金华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：