用于在形成通至导电部件的触点时减少电介质过蚀刻的方法技术

本发明专利技术涉及用于在形成通至导电部件的触点时减少电介质过蚀刻的方法。在本发明专利技术的第一优选实施例中，将导电部件(44)形成在第一介电蚀刻停止层(40)上，且将第二介电材料(48)沉积在所述导电部件上方及之间。在所述第一与第二电介质之间具有选择性的通至所述导电部件的通路蚀刻将停止在所述介电蚀刻停止层上，从而限制过蚀刻。在第二实施例中，以减去图案及蚀刻工艺形成多个导电部件(64)，用介电填充剂(68)对其进行填充，且然后形成共同暴露导电部件及介电填充剂的表面。将介电蚀刻停止层(72)沉积在所述表面上，然后第三电介质(74)覆盖所述电介质蚀刻停止层。当穿过所述第三电介质蚀刻触点(76)时，所述选择性蚀刻会停止在所述电介质蚀刻停止层上。第二蚀刻可形成通至所述导电部件的触点。

【技术实现步骤摘要】

本专利技术涉及一种。所述方法利用不同介电材料之间的蚀刻选择性。
技术介绍
在半导体装置中，已知可蚀刻穿过介电材料以(例如)通路的方式电接触由所述介电材料覆盖的导电部件(例如，线路)。在通过蚀刻形成空穴且所述导电线路被暴露之后，用导电材料(例如，钨)来填充所述空穴。理想地，所述蚀刻应与埋入的导电部件对准。通常，蚀刻剂在所蚀刻的介电材料与导电部件的材料之间具有选择性，且因此蚀刻在到达导电部件时将停止。如果所述蚀刻不对准，则所蚀刻区域中的某些部分便不会落在导电部件上，相反，会超过导电部件继续进入填充电介质，且在此不对准区域中会发生过多的过蚀刻。这种过蚀刻可到达另一层阶上的导电部件，从而当填充通路时会导致不希望的短路。为避免由于不对准所引起的过多过蚀亥IJ，通常需加宽拟形成触点的区域内的导电部件，从而形成较宽的区域(有时称之为着陆垫)。然而，在密阵列中使用较宽的着陆垫可降低装置的密度。因此，希望能够蚀刻穿过介电材料来形成通至埋入导电部件的触点，而同时不降低密度或冒过多过蚀刻的风险。
技术实现思路
本专利技术由如下权利要求书来限定，且不应将本章节中的任何内容视为对权利要求的限定。大体而言，本专利本文档来自技高网...

【技术保护点】

【技术特征摘要】
2005.03.25 US 11/089,7711.ー种方法，包括 在第一介电材料上方形成多个导电部件； 在所述导电部件上方沉积第二介电材料； 在所述第二介电材料中蚀刻空穴，其中所述蚀刻在所述第一与第二介电材料之间具有选择性，并且所述蚀刻停止在所述第一介电材料上 '及暴露所述导电部件的一部分。2.如权利要求I所述的方法，其中所述导电部件包括金属。3.如权利要求2所述的方法，其中所述金属包括钨或钨合金或化合物。4.如权利要求I所述的方法，其中所述导电部件包括半导体材料。5.如权利要求I所述的方法，其中所述导电部件包括整体三维存储器阵列。6.如权利要求I所述的方法，其中所述第一介电材料包括氮化娃、碳化娃和氮氧化娃中的ー种或多种。7.如权利要求I所述的方法，其中所述第二介电材料包括ニ氧化硅。8.如权利要求I所述的方法，其中所述第二介电材料被沉积在大体平坦的表面上，所述大体平坦的表面共同暴露所述第一介电材料和所述导电部件。9.ー种方法，包括 形成至少半导电部件，其在第一介电材料上方并且与所述第一介电材料接触； 形成第二介电材料，其在所述至少半导电部件上方并且接触所述至少半导电部件；在所述第二介电材料中蚀刻空穴，其中所述蚀刻在所述第一和第二介电材料之间具有选择性，并且所述蚀刻停止在所述第一介电材料上；及暴露所述至少半导电部件的一部分。10.如权利要求9所述的方法,其中所述第一介电材料包括氮化娃、碳化娃和氧氮化娃中的ー种或多种。11.如权利要求9所述的方法，其中所述第二介电材料包括ニ氧化硅。12.如权利要求9所述的方法，其中形成所述至少半导电部件包括 沉积导电或半导体材料的层或堆叠；及 图案化和蚀刻至少半导...

【专利技术属性】
技术研发人员：克里斯托弗·J·佩蒂，
申请(专利权)人：桑迪士克三D公司，
类型：发明
国别省市：